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Para muchos usos, el empaquetado de IC de la siguiente generación es la mejor trayectoria para alcanzar el escalamiento del silicio, la densidad funcional, y la integración heterogénea mientras que reduce el tamaño total del paquete. Oferta heterogénea y homogénea de la integración una trayectoria a la función aumentada del dispositivo, a un tiempo-a-mercado más rápido, y a la elasticidad de la producción del silicio.

Las plataformas múltiples de la tecnología de integración han emergido eso tener en cuenta coste, tamaño, funcionamiento, y las optimizaciones del poder que satisfacen la necesidad de mercados múltiples, tales como computación móvil, automotriz, 5G, inteligencia artificial (AI), realidad aumentada (AR) y realidad virtual (VR), ordenador de alto rendimiento (la HPC), IoT, médico, y aeroespacial.

Sin embargo, estos paquetes presentan los desafíos únicos para las herramientas y las metodologías de diseño de paquete tradicionales. Los equipos de diseño deben trabajar juntos para verificar y para optimizar el sistema entero, no apenas los elementos individuales. El diseño de empaquetado tradicional del substrato de IC es típicamente muy similar a una lamina a escala reducida y/o la acumulación basó el PWB. Es a menudo manufacturada por los fabricantes tradicionales del PWB y se diseña generalmente con las herramientas modificadas del PWB.

En cambio, los paquetes avanzados de hoy utilizan técnicas de fabricación, los materiales, y los procesos que tienen cada vez más en común con procesos de la fundición de silicio y requieren un nuevo acercamiento para el diseño y la verificación en todos los niveles.

Uno de los primeros desafíos que un equipo de diseño debe superar es la agregación exacta de substrato-la cual pueden ser activos y pasivo-y los dispositivos discretos. Estos substratos y dispositivos vienen de fuentes múltiples y de proveedores y, están muy probablemente disponibles en formatos múltiples y a menudo diversos.

Dado los orígenes de datos y los formatos múltiples, está claro que un flujo completo de la verificación está requerido-uno que explica la verificación física del montaje-nivel, así como un eléctrico más profundizado, más a nivel sistema, tensión, y verificación de la posibilidad de prueba. También se necesitan las herramientas de diseño que entregan rápido, exacto, y los flujos automatizados para asegurarse de que los horario del mercado y las expectativas del funcionamiento pueden ser resueltos. Idealmente, estos flujos proporcionan un solo proceso integrado construido alrededor de un modelo digital 3D, o al gemelo digital, del montaje heterogéneo entero del paquete.

Estos paquetes de IC de la siguiente generación necesitan una solución del diseño y de la verificación de la siguiente generación que incorporan y apoyan:

Creación de un prototipo de Digitaces
integración del Multi-ámbito
Capacidad de conversión a escala y gama
Manos de fabricación de la precisión
Fin de conexión de oro

Gemelo de Digitaces para el prototipo virtual

Construyendo a un gemelo digital, el modelo virtual del montaje heterogéneo 2.5D/3D proporciona una representación completa del sistema completo que comprende los dispositivos y los substratos múltiples. El gemelo digital permite la verificación automatizada de las asambleas heterogéneas empezando por regla del diseño del substrato-nivel que comprueban (Manual del Transportista) y que se amplían en la disposición contra el diagrama esquemático (LVS), disposición contra la disposición (LVL), extracción parásita, tensión y análisis termal, y, finalmente, prueba.

El cuadro 1 un prototipo virtual gemelo digital verdadero 3D es el modelo de un dispositivo entero. Fuente: Gráficos del mentor

La construcción modelo requiere la capacidad de agregar datos de diferentes fuentes y en diversos formatos en una representación de sistema cohesiva conveniente conducir la verificación y el análisis. Idealmente, esto se hace usando formatos del estándar industrial como ficheros de LEF/DEF, de AIF, de GDS, o de CSV/TXT. La función debe también existir de una manera que reconozca automáticamente interfaces del dispositivo y del substrato sin tener que ejemplificar pseudo componentes. Esto permite diseño y la verificación asincrónicos del multi-diseñador. Eso, a su vez, asegura éxito del sistema total cuando se terminan y se integran todos los componentes.

Una de las ventajas primarias del acercamiento gemelo digital es que sirve como la referencia de oro conducir la verificación física y eléctrica completa a todos los niveles de la jerarquía del diseño. Eso elimina usando las hojas de cálculo múltiples, estáticas para representar el perno y la información de la conectividad, substituyéndolos por un netlist lleno, a nivel sistema en el formato de Verilog.

La preservación y la reutilización de datos originales, tales como descripción de Verilog de un dispositivo, es llave. El riesgo más grande viene cuando ocurre la traducción o la conversión, por ejemplo con un diagrama esquemático o una hoja de cálculo. Si se hace esto, el “hilo digital” es inmediatamente quebrado, y el riesgo para los cohetes de los errores de la conectividad.

integración del Multi-ámbito

Una metodología gemela digital también permite multi-ámbito y la integración del cruz-ámbito. Traer paquetes avanzados más complejos de IC para comercializar más rápido requiere diseño alto-integrado y verificación-del diseño electrónico del substrato al hardware mecánico del esparcidor del calor del paquete y de montaje del PWB, incluyendo los aspectos correlacionados de eléctrico, de termal, la prueba, la confiabilidad, y, por supuesto, el manufacturability. Sin un acercamiento a nivel sistema a diseñar y verificación, riesgo de los ingenieros que experimenta respins costosos o peor.

La sincronización de la información eléctrica y mecánica es esencial para asegurarse de que ocurren ningunas violaciones físicas cuando un paquete se pone dentro de un recinto o de un sistema entero. El intercambio ampliado de datos durante diseño es fundamental a asegurar compatibilidad de ECAD-MCAD y aumentó el primer éxito del paso. También ayuda en la creación de diseños más robustos mientras que aumenta productividad y alcanza un tiempo al mercado más rápido.

Es extremadamente importante que el diseñador del paquete de IC y el diseñador de encargo del esparcidor del calor pueden visualizar, explorar, y optimizan la integración, idealmente como proceso asincrónico que minimice interrupciones del cruz-ámbito.

El cuadro 2 la metodología gemela digital permite multi-ámbito y la integración del cruz-ámbito. Fuente: Gráficos del mentor

La sincronización entre el diseño de paquete y el diseño mecánico/termal es también un desafío significativo al éxito primero-tiempo-derecho. Los paquetes heterogéneos del multi-substrato exhiben microprocesador-paquete-interacciones múltiples, con una de ser más grande la disipación termal del calor, especialmente calor generado no--linear típico en tales paquetes.

Un acercamiento típico a la gestión termal utiliza un esparcidor del calor para la transferencia de calor y la disipación. Pero un esparcidor del calor es solamente tan bueno como su diseño. Para que el esparcidor del calor sea eficiente y eficaz, debe ser diseñado y ser simulado conjuntamente con el paquete, no pensándolo bien. El diseño del paquete entero en 3D asegura la realización eficaz de la transferencia de calor sin compromisos significativos del diseño.

El cuadro 3 esto es un diseño integrado digital-gemelo-conducido del esparcidor del calor. Fuente: Gráficos del mentor

2.5D y el amontonamiento 3D pueden crear una variedad de tensiones físicas involuntarias, tales como alabeo del substrato durante el montaje y la tensión topetón-inducida. Los diseñadores deben poder analizar una disposición para las tensiones causadas por tales interacciones del microprocesador-paquete y su impacto en funcionamiento del dispositivo. Una vez que el paquete está acercando a la realización de la puesta en práctica, el 3D exacto que empaqueta el modelo termal se puede exportar para la inclusión en el PWB detallado y el análisis termal del lleno-sistema. Esto permite la adaptación final del recinto del sistema y permite el enfriamiento natural y/o forzado que se optimizará.

Los paquetes avanzados de IC traen muchos nuevos desafíos para los ingenieros de la integridad de señal y sus herramientas de diseño. Los dados se montan directamente al substrato, así que el potencial para la encaminamiento del substrato al acoplamiento de la encaminamiento de la capa de la redistribución del en-dado es posible. Los paquetes son no más estructuras de capa planares simples con vias simples fácilmente modelados entre las capas del metal. En lugar, puede haber substratos múltiples de materiales y de propiedades muy diversos. El análisis se puede utilizar con éxito para varios artículos integridad-relacionados de la señal y del poder.

Además, hay varios artículos que son desafiadores simular. Éstos entran generalmente en la categoría de interferencia electromágnetica (EMI). Mientras que estos problemas vuelta-trayectoria-creados de la EMI pueden ser analizados y ser simulados, no es normalmente productivo hacer tan. Por ejemplo, en el caso de un rastro que cruza una fractura en un avión, la disposición de la simulación y los tiempo de ejecución serán considerables, y todos los ingenieros aprenderán son que tales situaciones son malas y deben ser evitados.

Estos problemas se identifican mejor con la inspección software-automatizada, geometría-basada y la comprobación durante diseño. Éstos pueden ser puestos típicamente y ejecutado en minutos, con áreas del problema destacó claramente para la acción remediadora del diseño. Tal “acercamiento de la izquierda del cambio” evita que los problemas sean creados en el primer lugar, haciendo análisis de la EMI más de un paso de aprobación de la verificación.

Los diseños heterogéneos 2.5D y 3D utilizan típicamente con los vias del silicio (TSVs), que son de largo vias pasando por el dado o el substrato para conectar el frente y el lado trasero. Este TSVs permite muere y los substratos que se apilarán e interconectados directamente. Sin embargo, además de sus propias características eléctricas significativas, TSVs también tiene un efecto indirecto sobre el comportamiento eléctrico de dispositivos y lo interconecta en su vecindad.

Para modelar exactamente un sistema heterogéneo 2.5D/3D, un diseñador necesita las herramientas que extraen parámetros eléctricos exactos de la estructura física de estos elementos 2.5D/3D, que se pueden entonces alimentar en los simuladores del comportamiento. Utilizando el modelo gemelo digital 3D del montaje completo del paquete, los diseñadores pueden extraer exactamente el parasitics de estos modelos 2.5D y 3D. Una vez que los elementos se han extraído correctamente, usando la metodología y el proceso apropiados, pueden ser montados en un modelo a nivel sistema de la interconexión y simularon para analizar funcionamiento y conformidad apropiada del protocolo.

Capacidad de conversión a escala y gama

Las tecnologías de envasado heterogéneas son más complejas diseñar, fabricar, y montan, potencialmente limitando su disponibilidad todos pero las compañías principales del semiconductor y sus diseños del sangría-borde. Afortunadamente, el diseño y el ecosistema de la cadena de suministro pueden desempeñar un papel importante en la permisión de la democratización de tales tecnologías, poniéndolas dentro del alcance de todos los diseñadores y compañías-apenas como el mundo de la fundición de silicio hizo con los equipos del diseño de proceso (PDK), que han llegado a ser ubicuos.

La verificación automatizada de IC es conducida por las reglas del diseño creadas por la fundición y proporcionadas en un PDK para diseñar casas. Los proveedores de la herramienta de EDA califican sus juegos de herramientas contra estas reglas para asegurarse que sus herramientas de la verificación producen los resultados probados, repetibles, de aprobación de la calidad. El propósito de un equipo del diseño del montaje del paquete (PADK) es similar al de PDK-facilita manufacturability y funcionamiento usando las reglas estandardizadas que aseguran consistencia a través de un proceso.

Obviamente, un PADK debe incluir una verificación física y la solución de aprobación de la extracción, y debe también dirigir termal y/o subrayar soluciones de aprobación. Todos estos procesos deben ser independiente de cualquier herramienta o proceso específica de diseño usado para crear a la asamblea. Además, un PADK completo debe trabajar a través de IC y de los ámbitos de empaquetado, implicando que el flujo debe apoyar formatos múltiples. Finalmente, todos estos procesos de verificación se deben validar por la compañía del paquete assembly/OSAT.

La escala y la complejidad de los paquetes avanzados de IC aplican la presión inmediata en el diseñador y el horario de diseño, que consigue a menudo extendido. Un acercamiento popular emergente a manejar esto es el diseño concurrente del equipo, donde los diseñadores múltiples trabajan simultáneamente en el mismo diseño a través de redes locales o globales, con todo conserva la capacidad de visualizar toda la actividad de diseño sin tener que aguantar cualquier disposición o gestión del proceso onerosa.

El cuadro 4 diseño concurrente multiusos puede encoger ciclos de diseño y optimizar recursos. Fuente: Gráficos del mentor

De KEITH FELTON.