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March 29, 2021

Semiconductor de empaquetado avanzado de IC

Una tecnología puede llegar a ser bien conocida de un campo profesional relativamente estrecho. Hay razones históricas y es también inseparable de la promoción de compañías famosas. Es Apple que trae el sorbo al público, y el empaquetado avanzado puede atraer la atención del público extensa. Porque TSMC (TSMC).
Apple dijo que mi i mira aplicaciones sorber tecnología, y el sorbo se ha sabido extensamente desde entonces; TSMC dijo que además de tecnología avanzada, también quiero enganchar al empaquetado avanzado, y el empaquetado avanzado ha sido mencionado por la industria como teniendo la misma situación importante como tecnología avanzada.
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Estos últimos años, las tecnologías de envasado avanzadas han continuado emergiendo, y los nuevos términos también han emergido uno tras otro, haciendo gente un pequeño deslumbramiento. Actualmente, hay por lo menos docenas de nombres empaquetar-relacionados avanzados que puedan ser enumerados.
Por ejemplo: Paquete de la escala de WLP (paquete del nivel de la oblea), de FIWLP (Fan-en el paquete del nivel de la oblea), de FOWLP (paquete del nivel de la oblea de la fan-Hacia fuera), del eWLB (integró el arsenal de BallGrid del nivel de la oblea), de CSP (Chip Scale Package), de WLCSP (microprocesador del nivel de la oblea)), vaca (microprocesador en la oblea), wow (oblea en la oblea), FOPLP (paquete) del nivel del panel de la fan-Hacia fuera, información (fan-Hacia fuera integrada), CoWoS (Microprocesador-en-Oblea-en-substrato), HBM (alta memoria) del ancho de banda, HMC (MemoryCube híbrido), Ancho-IO (entrada-salida ancha), EMIB (puente integrado) de Interconect del Multi-dado, Foveros, Co-EMIB, ODI (interconexión omnidireccional), 3D IC, SoIC, el X-cubo… etc… éstos son todos tecnologías de envasado avanzadas.
¿Cómo distinguir y entender éstos tecnologías de envasado avanzadas del deslumbramiento? Esto es lo que dirá este artículo a lector.
En primer lugar, para facilitar la distinción, dividimos el empaquetado avanzado en dos categorías:① Tecnología de envasado avanzada basada en la extensión plana XY, principalmente con RDL para la extensión y la interconexión de la señal; La tecnología de envasado avanzada del ② basada en la extensión de Z-AXIS, principalmente con TSV realiza la extensión y la interconexión de la señal.

Tecnología de envasado avanzada basada en la extensión plana XY
El avión XY aquí refiere al avión XY de la oblea o del microprocesador. La característica distintiva de este tipo de paquete es que no hay TSV a través de silicio vía. El método de extensión o la tecnología de la señal es observado principalmente por la capa de RDL. Generalmente no hay substrato, y el cableado de RDL se ata al cuerpo del silicio del microprocesador, o se ata a moldear. Porque el producto final del paquete no tiene un substrato, este tipo de paquete es relativamente fino y es actualmente ampliamente utilizado en teléfonos elegantes.

1. FOWLP

FOWLP (paquete llano de la oblea de la fan-hacia fuera) es una clase de WLP (paquete llano de la oblea), así que nosotros necesita entender el paquete del nivel de la oblea de WLP primero.
Antes del advenimiento de la tecnología de WLP, los pasos de proceso de empaquetado tradicionales fueron realizados principalmente después de cortar y de cortar el dado en cuadritos. La oblea en primer lugar fue cortada en cuadritos y después empaquetada en diversas formas.

WLP salió hacia 2000. Hay dos tipos: Fan-en (fan-en) y fan-Hacia fuera (fan-hacia fuera). El empaquetado llano de la oblea de WLP es diferente del empaquetado tradicional. En el proceso de empaquetado, la mayor parte de los procesos están correctos. Se actúa la oblea, es decir, se realiza el empaquetado total (empaquetado) se realiza en la oblea, y el corte en cuadritos después de que se termine el empaquetado.
Puesto que se realiza el corte en cuadritos después de que se termine el empaquetado, el tamaño embalado del microprocesador casi es lo mismo que el del microprocesador desnudo, así que también se llama CSP (Chip Scale Package) o WLCSP (nivel Chip Scale Packaging de la oblea). Este tipo de paquete se ajusta a los productos de consumo. La tendencia del mercado de los productos electrónicos que son capacitancia e inductancia ligeras, pequeñas, cortas y finas, parásitas es relativamente pequeña, y tienen las ventajas del bajo costo y de la buena disipación de calor.
Al principio, WLP adopta sobre todo Fan-en el tipo, que se puede llamar Fan-en WLP o FIWLP, que se utilizan principalmente en microprocesadores con una pequeña área y una pequeña cantidad de pernos.

Con la mejora de la tecnología de IC, los encogimientos del área del microprocesador, y el área del microprocesador no pueden acomodar bastantes pernos. Por lo tanto, la forma del paquete de la fan-Hacia fuera WLP, también conocida como FOWLP, se deriva, que realiza el uso completo de RDL fuera del área del microprocesador de hacer conexiones. Consiga más pernos.

FOWLP, porque RDL y el topetón deben ser llevados hacia fuera a la periferia del microprocesador desnudo, es necesario a cortar la oblea desnuda del microprocesador en cuadritos primero, y después configura de nuevo el microprocesador desnudo independiente en el proceso de la oblea, y sobre esta base, con proceso por lotes y metaliza las interconexiones del cableado para formar el paquete final. El proceso de empaquetado de FOWLP se muestra en la figura abajo.

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FOWLP es apoyado por muchas compañías, y diversas compañías tienen diversos métodos de nombramiento. La figura siguiente muestra el FOWLP proporcionado por las compañías importantes.

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Fan-en si está o fan-hacia fuera, la conexión entre el empaquetado del oblea-nivel de WLP y el PWB está bajo la forma de tirón-microprocesador, y el lado activo del microprocesador hace frente a la placa de circuito impresa, que puede alcanzar la trayectoria eléctrica más corta, que también garantiza una velocidad más alta y efectos menos parásitos. Por otra parte, debido al uso del lote que empaqueta, la oblea entera se puede empaquetar de una vez, y la reducción de costes es otra fuerza impulsora para el empaquetado del oblea-nivel.
2. INFORMACIÓN
La información (fan-hacia fuera integrada) es una tecnología de envasado avanzada de FOWLP desarrollada por TSMC en 2017. Es una integración en el proceso de FOWLP, que se puede entender como la integración de los procesos múltiples del fan-Hacia fuera del microprocesador, mientras que FOWLP se centra en la fan - proceso hacia fuera de empaquetado sí mismo.
La información ha dado el espacio para la integración de los microprocesadores múltiples, que se pueden aplicar al empaquetado de la radiofrecuencia y de microprocesadores inalámbricos, al empaquetado de procesadores y a microprocesadores de la banda base, y el empaquetado de los procesadores de gráficos y de los microprocesadores de la red. La figura abajo es un diagrama de la comparación de FIWLP, de FOWLP y de la información.

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El procesador del iPhone de Apple fue producido siempre por Samsung en los años, pero TSMC empezó con el A11 de Apple y tomó los pedidos para dos generaciones de procesadores del iPhone uno tras otro. Conecte, reduzca el grueso, para arriba el espacio valioso libre para las baterías u otras piezas.
Apple ha comenzado la información a empaquetar de iPhone 7, y continuará utilizándolo en el futuro. el iPhone 8, iPhone X, incluyendo otras marcas de teléfonos móviles también comenzará en el futuro a utilizar esta tecnología. La adición de Apple y de TSMC ha cambiado la situación del uso de la tecnología de FOWLP, que permitirá al mercado aceptar gradualmente y aplicar generalmente tecnología de envasado de FOWLP (información).
3. FOPLP
El paquete del nivel del panel de FOPLP (paquete llano del panel de la fan-hacia fuera) dibuja en las ideas y la tecnología de FOWLP, pero las aplicaciones un panel más grande, así que puede producir los productos embalados que son varias veces el tamaño de los microprocesadores de la oblea de silicio de 300 milímetros.
La tecnología de FOPLP es una extensión de la tecnología de FOWLP. El proceso del fan-Hacia fuera se realiza en un tablero cuadrado más grande del portador, así que se llama tecnología de envasado de FOPLP. Su tablero del portador del panel puede ser un tablero del portador del PWB o un tablero de cristal del portador para los paneles cristalinos líquidos.
Actualmente, FOPLP utiliza un portador del PWB tal como pulgadas 24×18 (610×457m m), y su área es cerca de 4 veces que de una oblea de silicio de 300 milímetros. Por lo tanto, puede ser mirada simplemente como solo proceso, que puede ser medido. Produzca los productos de empaquetado avanzados que son 4 veces el tamaño de las obleas de silicio de 300 milímetros.
Como el proceso de FOWLP, la tecnología de FOPLP puede integrar el proceso pre- y de la poste-encapsulación, que se puede mirar como proceso de empaquetado de una sola vez, así que puede reducir grandemente los costes de producción y de materiales. La figura abajo muestra la comparación entre FOWLP y FOPLP.

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FOPLP utiliza la tecnología de producción del PWB para la producción de RDL. Su línea anchura y la líneas espaciamiento son actualmente mayores que 10um. El equipo de SMT se utiliza para montar microprocesadores y componentes pasivos. Puesto que su área del panel es mucho más grande que el área de la oblea, puede ser utilizada empaqueta una vez más productos. Comparado con FOWLP, FOPLP tiene una mayor ventaja del coste. Actualmente, las compañías de empaquetado globales importantes incluyendo Samsung Electronics y ASE están invirtiendo activamente en tecnología de proceso de FOPLP.
4. EMIB
La tecnología de envasado avanzada de EMIB (puente integrado de la interconexión del Multi-dado) del puente integrado de la interconexión del multi-dado es propuesta y aplicada activamente por Intel. A diferencia de los tres paquetes avanzados descritos arriba, EMIB es un tipo paquete del substrato, porque EMIB hace no TSV por lo tanto también se divide en la tecnología de envasado avanzada basada en la extensión plana XY.
El concepto de EMIB es similar al paquete 2.5D basado en una interposición del silicio, que es una interconexión de alta densidad local a través de silicio. Comparado con el paquete tradicional 2,5, porque no hay TSV, la tecnología de EMIB tiene las ventajas de la producción normal del paquete, de ningún proceso adicional y del diseño simple.
Los microprocesadores del SoC, la CPU, GPU, el regulador de la memoria y el regulador tradicionales del IO se pueden fabricar solamente usando un proceso. Usando tecnología de EMIB, la CPU y GPU tienen altos requisitos de proceso, y pueden utilizar 10nm el proceso, unidad del IO, la unidad de la comunicación puede utilizar el proceso 14nm, la pieza de la memoria puede utilizar el proceso 22nm, y EMIB avanzó tecnología de envasado puede integrar tres procesos diferentes en uno un procesador. La figura abajo es un diagrama esquemático de EMIB.

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Comparado con la interposición del silicio (interposición), el área del chip de silicio de EMIB es más pequeña, más flexible y más económica. La tecnología de envasado de EMIB puede CPU del paquete, IO, GPU e incluso FPGA, AI y otros microprocesadores junta según necesidades, y puede empaquetar microprocesadores de procesos diferentes tales como 10nm, 14nm, 22nm, etc. juntos en un solo microprocesador, adaptándose a las necesidades del negocio flexible.

Con el método de EMIB, la plataforma de KBL-G integra los procesadores y AMD Radeon RX Vega M GPUs de Intel Core, y al mismo tiempo tiene el poder de computación potente de los procesadores de Intel y de las capacidades excelentes de los gráficos de AMD GPUs, así como una experiencia excelente de la disipación de calor. Este microprocesador ha creado historia y ha traído la experiencia del producto a un nuevo nivel.


Tecnología de envasado avanzada basada en la extensión de Z-AXIS
La tecnología de envasado avanzada basada en la extensión de Z-AXIS está principalmente para la extensión y la interconexión de la señal con TSV. TSV se puede dividir en 2.5D TSV y 3D TSV. Con tecnología de TSV, los microprocesadores múltiples pueden ser apilados y ser interconectados verticalmente.
En tecnología de 3D TSV, los microprocesadores están muy cercanos el uno al otro, así que el retraso estará menos. Además, el acortamiento de la longitud de la interconexión puede reducir efectos parásitos relacionados y hacer el funcionamiento del dispositivo en una frecuencia más alta, que traduce a la mejora del funcionamiento y mayor el grado de reducción de costes.
La tecnología de TSV es la tecnología clave de tridimensional empaquetando, incluyendo fabricantes integrados del semiconductor, fundiciones de la fabricación del circuito integrado, fundiciones de empaquetado, desarrolladores de la tecnología emergente, universidades y a institutos de investigación, y las alianzas de la tecnología y otras instituciones de investigación han realizado muchos aspectos del proceso de TSV. Investigación y desarrollo.
Además, los lectores necesitan observar que aunque la tecnología de envasado avanzada basada en la extensión de Z-AXIS uso principal TSV para la extensión y la interconexión de la señal, RDL son también imprescindibles. Por ejemplo, si el TSVs de los microprocesadores superiores y más bajos no puede ser alineado, necesitan pasar RDL realizan la interconexión local.
5. CoWoS
CoWoS (Microprocesador-en-Oblea-en-substrato) es una tecnología de envasado 2.5D puesta en marcha por TSMC. CoWoS es empaquetar el microprocesador en una interposición del silicio (interposición), y utiliza el cableado de alta densidad en la interposición del silicio para la interconexión. Conéctelo, y después instale en el substrato del paquete, tal y como se muestra en de la figura abajo.

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CoWoS y la información ya mencionada vienen de TSMC. CoWoS tiene una interposición del silicio, pero la información no hace. CoWoS se dirige el mercado de gama alta, y el número de conexiones y de tamaño del paquete es relativamente grande. La información apunta el mercado rentable, con tamaños de un paquete más pequeño y menos conexiones.
TSMC comenzó la producción en masa de CoWoS en 2012. Con esta tecnología, los microprocesadores múltiples se empaquetan juntos, y con la interconexión de alta densidad de la interposición del silicio, ha alcanzado el efecto del tamaño del pequeño paquete, del alto rendimiento, del bajo consumo de energía, y de menos pernos.
La tecnología de CoWoS es ampliamente utilizada. El GP100 y el microprocesador TPU2.0 de Nvidia de Google detrás de AlphaGo que derrotó a KE Jie todo para utilizar la tecnología de CoWoS. La inteligencia artificial AI está también detrás de la contribución de CoWoS. Actualmente, CoWoS ha sido apoyado por los fabricantes de microprocesador de gama alta tales como NVIDIA, AMD, Google, XilinX, y Huawei HiSilicon.
6. HBM
Memoria del ancho de banda de HBM (alta memoria del ancho de banda) alta, principalmente para el mercado de gama alta de la tarjeta gráfica. Las aplicaciones 3D TSV de HBM y las tecnologías de 2.5D TSV de apilar los chips de memoria múltiples juntos con 3D TSV, y utilizan tecnología de 2.5D TSV para interconectar los chips de memoria apilados y GPUs en el tablero del portador. La figura abajo muestra un diagrama esquemático de la tecnología de HBM.

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HBM tiene actualmente tres versiones, es decir HBM, HBM2 y HBM2E, con anchos de banda de 128 GBps/pila, de 256 GBps/pila y de 307 GBps/pila respectivamente. El último HBM3 todavía está en fase de desarrollo.
AMD, NVIDIA y el estándar principal de HBM de Hynix, AMD primero utilizaron el estándar de HBM en sus tarjetas gráficas del buque insignia, con un ancho de banda de la memoria video de hasta 512 GBps, y NVIDIA siguió de cerca, usando el estándar de HBM para alcanzar 1TBps del ancho de banda de la memoria video. Comparado con DDR5, el funcionamiento de HBM se mejora por más de 3 veces, pero el consumo de energía es reducido por el 50%.
7. HMC
El cubo híbrido del almacenamiento de HMC (cubo híbrido de la memoria), su estándar es promovido principalmente por el micrón, el mercado de blanco es el mercado de gama alta del servidor, especialmente para la arquitectura del multiprocesador. HMC utiliza microprocesadores de COPITA apilados para alcanzar mayor ancho de banda de la memoria. Además, HMC integra al regulador de la memoria (regulador de la memoria) en el paquete de la pila de la COPITA con tecnología de integración de 3D TSV. La figura siguiente muestra el diagrama esquemático de la tecnología de HMC.

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Comparando HBM y HMC, puede ser visto que los dos son muy similares. Apile los microprocesadores de COPITA e interconéctelos con 3D TSV, y hay microprocesadores del control de lógica debajo de él. La diferencia entre los dos es que HBM está interconectado con la interposición y GPU, mientras que HMC está instalado directamente en el substrato, careciendo la interposición y 2.5D TSV en el centro.
En la pila de HMC, el diámetro del 3D TSV está sobre 5-6um, y el número excede 2000+. Los microprocesadores de COPITA se enrarecen generalmente a 50um, y los microprocesadores son conectados por un 20um MicroBump.
En el pasado, los reguladores de la memoria fueron construidos en procesadores, tan en servidores de gama alta, cuando un gran número de módulos de la memoria necesitan ser utilizados, el diseño del regulador de la memoria son muy complicados. Ahora que el regulador de la memoria se integra en el módulo de la memoria, el diseño del regulador de la memoria se simplifica grandemente. Además, HMC utiliza una interfaz en serie de alta velocidad (SerDes) para ejecutar un interfaz de alta velocidad, que es conveniente para las situaciones donde están el procesador y la memoria lejos.
8. Ancho-IO
(Entrada-salida ancha) la tecnología de banda ancha de entrada Ancho-IO y de la salida es promovida principalmente por Samsung. Ha alcanzado la segunda generación. Puede alcanzar una anchura del interfaz de la memoria hasta de 512bit. La frecuencia de funcionamiento del interfaz de la memoria puede alcanzar hasta 1GHz, y el ancho de banda total de la memoria puede alcanzar 68GBps. Es dos veces el ancho de banda del interfaz DDR4 (34GBps).
El Ancho-IO es observado apilando el chip de memoria en el microprocesador de lógica, y el chip de memoria está conectado con el microprocesador y el substrato de lógica con 3D TSV, tal y como se muestra en de la figura abajo.

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El Ancho-IO tiene las ventajas del paquete del amontonamiento vertical de la arquitectura de TSV, que puede ayudar a crear almacenamiento móvil con ambas características de la velocidad, de la capacidad y del poder de cubrir las necesidades de dispositivos móviles tales como smartphones, tabletas, y videoconsolas del PDA. Su mercado de blanco principal es los dispositivos móviles que requieren el bajo consumo de energía.
9. Foveros
Además del EMIB que el empaquetado avanzado describió anterior, Intel también introdujo la tecnología a bordo activa de Foveros. En la introducción técnica de Intel, Foveros se llama 3D Chip Stack cara a cara para la integración heterogénea, una pila heterogénea cara a cara tridimensional del microprocesador de la integración.
La diferencia entre EMIB y Foveros es que el anterior es una 2.a tecnología de envasado, mientras que este último es una tecnología de envasado apilada 3D. Comparado con 2.o EMIB que empaqueta, Foveros es más conveniente para los productos tamaño pequeño o los productos con requisitos del ancho de banda de una memoria más alta. De hecho, EMIB y Foveros tienen poca diferencia en funcionamiento y funciones del microprocesador. Ambos microprocesadores de diversas especificaciones y funciones se integran para desempeñar diversos papeles. Sin embargo, en términos de consumo del volumen y de energía, las ventajas del amontonamiento de Foveros 3D han emergido. El poder de los datos transmitidos por Foveros por pedazo es muy bajo. La tecnología de Foveros tiene que tratar de la reducción de la echada del topetón, del aumento de la densidad y del microprocesador que apila tecnología.
La figura siguiente muestra el diagrama esquemático de la tecnología de envasado de Foveros 3D.

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El primer Foveros 3D apiló el microprocesador LakeField de la placa madre del diseño, integra un procesador del lago ice 10nm y una base 22nm, con funciones completas de la PC, pero el tamaño es solamente algunos centavos.
Aunque Foveros sea una tecnología de envasado más avanzada 3D, no es un substituto para EMIB. Intel combinará los dos en la fabricación subsiguiente.
10. Co-EMIB (Foveros + EMIB)
El Co-EMIB es un complejo de EMIB y de Foveros. EMIB es principalmente responsable de la conexión horizontal, para empalmar los microprocesadores de diversos corazones juntos como un rompecabezas, mientras que Foveros es una pila vertical, apenas como un edificio alto. Cada piso puede tener diversos diseños completos, tales como un gimnasio en la primera planta, un edificio de oficinas en la segunda planta, y un apartamento en el tercer piso.
La tecnología de envasado que combina EMIB y Foveros se llama el Co-EMIB, que es un método de fabricación más flexible del microprocesador que permite que los microprocesadores continúen siendo empalmados horizontalmente mientras que siendo apilado. Por lo tanto, esta tecnología puede empalmar microprocesadores múltiples de 3D Foveros juntos con EMIB para crear un sistema más grande del microprocesador. La figura abajo es un diagrama esquemático de la tecnología Co-EMIB.

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La tecnología de envasado Co-EMIB puede proporcionar el funcionamiento comparable al de un solo microprocesador. La llave a alcanzar de esta tecnología es tecnología omnidireccional de la interconexión de ODI (interconexión omnidireccional). ODI tiene dos diversos tipos. Además de tipos de conexión del elevador en diversos pisos, hay también pasos elevados que conectan diversas estructuras tridimensionales, así como las capas intermediarias entre los pisos, de modo que diversas combinaciones del microprocesador puedan tener flexibilidad extremadamente alta. La tecnología de envasado de ODI permite que los microprocesadores sean interconectados horizontalmente y verticalmente.

El Co-EMIB utiliza un nuevo 3D + 2.o método de empaquetado para transformar el diseño de chips que piensa de un rompecabezas plano en el pasado a una pila de madera. Por lo tanto, además de nuevas arquitecturas computacionales revolucionarias tales como computación de quántum, CO-EMIB se puede decir para mantener y para continuar las mejores prácticas de la arquitectura y de la ecología computacionales existentes.
11 SoIC

SoIC, también conocido como TSMC-SoIC, es una nueva tecnología propuesta por los TSMC-Sistema-en-Integrado-microprocesadores. Se espera que la tecnología de SoIC de TSMC sea producida en masa en 2021.
¿Cuál es exactamente SoIC? El supuesto SoIC es un multi-microprocesador innovador que apila la tecnología que puede realizar la integración del oblea-nivel para los procesos debajo de 10 nanómetros. La característica más distintiva de esta tecnología es la estructura de la vinculación del ninguno-topetón, así que tiene una densidad más alta de la integración y un mejor funcionamiento corriente.
SoIC incluye dos formas técnicas: Vaca (Microprocesador-en-oblea) y wow (Oblea-en-oblea). De la descripción de TSMC, SoIC es un enlace directo de la oblea-a-oblea del wow o la tecnología de la vinculación de la microprocesador-a-oblea de la vaca pertenece a la tecnología front-end 3D (FE 3D), mientras que la información ya mencionada y CoWoS pertenece para centralizar la tecnología 3D (SER 3D). TSMC y Siemens EDA (mentor) colaboraron en la tecnología de SoIC y lanzaron las herramientas relacionadas del diseño y de la verificación.
La figura abajo es una comparación de 3D IC y de la integración de SoIC.

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Específicamente, el proceso de fabricación de SoIC y 3D IC es algo similares. La llave de SoIC es realizar una estructura del empalme sin topetones, y la densidad de su TSV es más alta que la de 3D tradicional IC, que se puede observar directamente por TSV extremadamente pequeño. La interconexión entre las capas de microprocesadores. La figura arriba muestra la comparación de la densidad de TSV y del tamaño del topetón entre 3D IC y SoIC. Puede ser visto que la densidad de TSV de SoIC es mucho más alta que la de 3D IC. Al mismo tiempo, la interconexión entre sus microprocesadores también adopta tecnología de enlace directa del ninguno-topetón. La echada del microprocesador es más pequeña y la densidad de la integración es más alta. Por lo tanto, sus productos son también mejores que los tradicionales. 3D IC tiene una densidad funcional más alta.
12. X-cubo
El X-cubo (extendido-cubo) es una tecnología integrada 3D anunciada por Samsung que pueda acomodar más memoria en un espacio más pequeño y acortar la distancia de la señal entre las unidades.
El X-cubo se utiliza en los procesos que requieren alto rendimiento y ancho de banda, tal como 5G, dispositivos artificiales de la inteligencia, usables o móviles, y los usos que requieren alto poder de computación. El X-cubo utiliza tecnología de TSV para apilar SRAM encima de la unidad de la lógica, que puede acomodar más memoria en un espacio más pequeño.
Puede ser visto del diagrama de la exhibición de la tecnología del X-cubo que, a diferencia del 2.o empaquetado paralelo anterior de microprocesadores múltiples, el paquete del   3D del X-cubo permite que empaquetans los microprocesadores múltiples sean apilados y, haciendo la estructura acabada del microprocesador más compacta. La tecnología de TSV se utiliza para conectar los microprocesadores, que reduce el consumo de energía mientras que aumenta la tarifa de transmisión. La tecnología será aplicada al 5G punta, AI, AR, la HPC, microprocesadores móviles, VR y otros campos.
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La tecnología del X-cubo acorta grandemente la distancia de transmisión de la señal entre los microprocesadores, velocidad de la transmisión de datos de los aumentos, reduce el consumo de energía, y puede modificar ancho de banda y densidad de la memoria para requisitos particulares según necesidades del cliente. Actualmente, la tecnología del X-cubo puede apoyar ya los procesos 7nm y 5nm. Samsung continuará cooperando con las compañías globales del semiconductor para desplegar esta tecnología en una nueva generación de microprocesadores de alto rendimiento.
La conclusión avanzó tecnología de envasado
En este artículo, describimos los 12 que la mayoría de la corriente principal avanzó tecnologías de envasado hoy. La tabla siguiente es una comparación horizontal de estas tecnologías de envasado avanzadas de la corriente principal.

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De la comparación, podemos ver que la aparición y el desarrollo rápido del empaquetado avanzado es principalmente en los últimos 10 años. Su tecnología de integración incluye principalmente el 2.o, 2.5D, 3D, 3D+2D, 3D+2.5D, y su densidad de la función es también baja. , Medio, alto, y extremadamente alto. Las áreas de aplicación incluyen 5G, el AI, los dispositivos usables, los dispositivos móviles, los servidores de alto rendimiento, ordenador de alto rendimiento, gráficos de alto rendimiento y otros campos. Los vendedores del uso principal incluyen TSMC, Intel, SAMSUNG y otros fabricantes de microprocesador famosos, éste también reflejan la tendencia de la integración del empaquetado y de la fabricación avanzados del microprocesador.

Finalmente, resumamos: el propósito del empaquetado avanzado está a:

Mejore la densidad de la función, acorte la longitud de la interconexión, mejore el funcionamiento de sistema, y reduzca el consumo de energía total.

El empaquetado avanzado también propone los nuevos requisitos para las herramientas de EDA. Las herramientas de EDA necesitan poder apoyar FIWLP, FOWLP, 2.5D TSV y diseño de 3D TSV, y también necesitan apoyar diseño del multi-substrato, porque un producto tienen una interposición del silicio (inteposer) y los substratos de empaquetado (substrato) se integran a menudo juntos, y las compañías importantes de EDA han lanzado las nuevas herramientas para apoyar el diseño y la verificación de avanzado empaquetando, incluyendo Synopsys, la cadencia, Siemens EDA (mentor) está participando activamente.

La figura siguiente muestra un tiro de pantalla del diseño de paquete avanzado de herramienta de Siemens EDA XPD. El diseño incluye 3D TSV y el diseño de 2.5D TSV, la interposición, el substrato, FlipChip, Microbump, BGA y otros elementos, que son detallados y exactos en la herramienta de EDA.

 

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