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La industria del semiconductor está intensificando sus esfuerzos en el empaquetado avanzado, un acercamiento que esté llegando a ser más extenso con nuevos y complejos diseños de chips.

Las fundiciones, OSATs y otros están desarrollando la onda siguiente de las tecnologías de envasado avanzadas, tales como 2.5D/3D, chiplets y fan-hacia fuera, y están desarrollando tecnologías de envasado más exóticas que prometan mejorar funcionamiento, para reducir poder, y mejoran tiempo al mercado. Cada tipo del paquete es diferente, con diversos equilibrios. Como antes, la idea detrás del empaquetado avanzado es montar dados complejos en un paquete, creando un diseño a nivel sistema. Pero el empaquetado avanzado hace frente a algunos desafíos técnicos y del coste.

El empaquetado avanzado no es nuevo. Por años, la industria ha estado montando dados en un paquete. Pero los paquetes avanzados se han utilizado típicamente para usos más de gama alta debidos costar.

Hoy, aunque, el empaquetado avanzado se está convirtiendo en una opción más viable para desarrollar un diseño de chips complejo por varias razones. Típicamente, avanzar un diseño, la industria desarrolla un sistema-en-uno-microprocesador (SoC) usando el escalamiento del microprocesador para caber diversas funciones sobre un solo monolítico muere. Pero el escalamiento está llegando a ser más difícil y costoso en cada nodo, y no todo se beneficia del escalamiento.

Ejemplo: Intel, autor de largo tiempo del escalamiento del microprocesador, encontró varios retrasos con su proceso 10nm debido a las diversas interferencias de fabricación. Intel ahora ramping para arriba sus diseños 10nm, pero retrasó recientemente 7nm en medio de problemas de la producción. Mientras que la compañía jura fijará el problema y continuar con su escalamiento del microprocesador, también está cercando sus apuestas intensificando sus esfuerzos de empaquetado.

Samsung y TSMC, los dos otros fabricantes de chips marginales, se están moviendo a continuación con el escalamiento del microprocesador en 5nm y más allá. Pero Samsung y TSMC, así como otras fundiciones, también están ampliando sus esfuerzos de empaquetado. Y el OSATs, que proporcionan servicios de tercera persona de empaquetado, continúa desarrollando los nuevos paquetes avanzados.

El empaquetado avanzado no solucionará cada problema en diseño de chips. El microprocesador todavía que escala sigue siendo una opción. Qué está cambiando, aunque, son las nuevas tecnologías del paquete son más competitivas.

El “empaquetado es realmente la fase próxima para lograr cuál es necesario cuando la preferencia para encoger el nodo es no más la opción clara,” dijo a Kim Yess, director ejecutivo de los materiales de WLP en el cervecero Science. Las “arquitecturas creativas pueden permitir la fabricación en grandes cantidades madura de los dispositivos activos y pasivos que se empaquetarán de una manera tal que el resultado del funcionamiento sea más robusto y tenga una coste-de-propiedad más baja.”

Nadie tipo del paquete puede cubrir todas las necesidades. “La opción es dependiente en el uso, que dicta lo que va la arquitectura de empaquetado a parecer. Está todo sobre lo que usted quisiera que el funcionamiento fuera y el factor de forma que usted necesita para el dispositivo del extremo,” dijo sí.

Así pues, los vendedores están desarrollando varios tipos. Aquí están algunas de las últimas tecnologías:

ASE y TSMC están desarrollando la fan-hacia fuera con los puentes del silicio. La fan-hacia fuera se utiliza para integrar dados en un paquete, y los puentes proporcionan las conexiones a partir de la una mueren a otra.
TSMC está desarrollando los puentes del silicio para 2.5D, un de gama alta muere tecnología de amontonamiento.
Varias compañías están desarrollando los chiplets, una manera de integrar dados y de conectarlos en un paquete. Intel y otros están desarrollando nuevas espec. de la interconexión del dado-a-dado para los chiplets.
El foro óptico de la interred (OIF) está desarrollando nuevas espec. del dado-a-dado para los chiplets, permitiendo nuevos diseños de las comunicaciones.

¿Porqué empaqueta?
Por décadas, los fabricantes de chips introdujeron una nueva tecnología de proceso con más densidad del transistor cada 18 a 24 meses. En esta cadencia, los vendedores introdujeron los nuevos microprocesadores basados en ese proceso, permitiendo los dispositivos con más densidad del transistor y los nuevos productos electrónicos con mayor valor.

Pero está llegando a ser más difícil mantener esta fórmula en los nodos avanzados. Los microprocesadores han llegado a ser más complejos con características más pequeñas, y el diseño de IC y los costes de fabricación se han elevado súbitamente. Al mismo tiempo, la cadencia para un nodo completamente escalado ha ampliado a partir 18 meses a 2,5 años o más de largo.

“Si usted compara 45nm a 5nm, que está sucediendo hoy, vemos un aumento 5X en coste de la oblea. Eso es debido al número de fases de tratamiento requeridas para hacer ese dispositivo,” dijo a Ben Rathsack, vicepresidente y vicegerente en el teléfono América.

Debido a costes altísimos del diseño, menos vendedores pueden permitirse desarrollar los dispositivos marginales. Muchos microprocesadores no requieren nodos avanzados.

Pero muchos diseños todavía requieren procesos avanzados. “Si usted ha estado siguiendo la ley de Moore, usted pensaría que el escalamiento o la innovación está parando. Honesto, eso no es verdad. La cantidad de dispositivos y cómo están propagando está creciendo a una tarifa fuerte,” Rathsack dijo.

El escalamiento sigue siendo una opción para los nuevos diseños, aunque muchos estén buscando para las alternativas como el empaquetado avanzado. “El ímpetu está conduciendo a más clientes en más usos para explorar soluciones alternativas que grande, las soluciones del solo-dado en el silicio costoso del sangría-borde,” dijo a Walter Ng, vicepresidente del desarrollo de negocios en UMC. “Nos moveremos siempre en una dirección de necesitar una función más compleja. Eso significa típicamente microprocesadores más grandes. Hemos manejado siempre eso con la capacidad de emigrar al nodo siguiente de la tecnología, que ha venido con los mismos desafíos del coste y del poder. Ahora somos en el punto donde esa capacidad comienza no más a ser posible y deben las soluciones alternativas están llegando a ser. Las soluciones de empaquetado avanzadas, juntadas con acercamientos innovadores de la interconexión, están proporcionando algunas de esas alternativas atractivas. Pero necesitamos tener presente que la economía del microprocesador implicada determinará la última puesta en práctica.”

Por décadas, el empaquetado era un cambio. Encapsuló simplemente un dado. Y en el flujo de fabricación, microprocesadores de proceso de los fabricantes de chips en una oblea en el fabuloso. Entonces, los microprocesadores se cortan en cuadritos y están montados en paquetes convencionales simples.

Los paquetes convencionales son maduros y baratos, pero se limitan en densidad eléctrica del funcionamiento y de la interconexión. Está donde aquí los ajustes de empaquetado avanzados adentro. Permite un rendimiento más alto con más I/Os en sistemas.

2.5D contra fan-hacia fuera
Varios tipos de empaquetado avanzados están en el mercado, tal como 2.5D/3D y fan-hacia fuera. Ambos tipos se están moviendo hacia más funciones e I/Os, dados más grandes y más complejos del apoyo.

La fan-hacia fuera es una tecnología de envasado del oblea-nivel, donde los dados se empaquetan en una oblea. En el paisaje de empaquetado, ajustes de la fan-hacia fuera en el alcance medio al espacio de gama alta. Amkor, ASE, JCET y TSMC venden los paquetes de la fan-hacia fuera.

En un ejemplo de la fan-hacia fuera, una COPITA muere se apila en un microprocesador de lógica en un paquete. Esto trae la memoria más cercano a la lógica, permitiendo más ancho de banda.

Los paquetes de la fan-hacia fuera consisten en los dados y las capas de la redistribución (RDLs). RDLs es el metal de cobre interconecta eso eléctricamente para conectar una porción del paquete con otra. RDLs es medido por la línea y el espacio, que refieren a la anchura y a la echada de un rastro del metal.

La fan-hacia fuera está partida en dos segmentos — estándar y de alta densidad. Apuntado para el consumidor y las aplicaciones móviles, la fan-hacia fuera de la estándar-densidad se define como paquete con más poco de 500 I/Os y línea y espacio de RDLs mayores los de 8μm. Adaptado para los apps de gama alta, la fan-hacia fuera de alta densidad tiene más de 500 I/Os con la línea y el espacio de RDLs menos los de 8μm.

En el de gama alta, los vendedores están desarrollando la fan-hacia fuera con RDLs en la línea/el espacio y el más allá de los 2μm. “Para continuar con ancho de banda de hoy y requisitos de la entrada-salida, grosores de línea de RDL y requisitos de la echada se están encogiendo cada vez más, y se están procesando semejantemente a las conexiones de BEOL usando el damasceno de cobre que procesa para permitir grosores de línea más pequeños,” dijo a Sandy Wen, ingeniero de proceso en Coventor, Lam Research Company de la integración, en un blog.

Para hacer los paquetes de la fan-hacia fuera, los dados se colocan en a oblea-como la estructura usando un compuesto de epoxy del molde. Se forma el RDLs. Los dados individuales se cortan, formando un paquete.

La fan-hacia fuera tiene algunos desafíos. Cuando los dados se colocan en el compuesto, pueden moverse durante el proceso. Este efecto, llamado muere cambio, puede afectar la producción.

Al mismo tiempo, la fan-hacia fuera fue limitada en cuenta de la entrada-salida. Ahora, la fan-hacia fuera de alta densidad se está moviendo hacia cuentas más altas de la entrada-salida y está invadiendo el territorio de gama alta sostenido por 2.5D.

2.5D es un de gama alta muere tecnología de amontonamiento del paquete. La fan-hacia fuera no desplazará 2.5D. Pero la fan-hacia fuera es menos costosa, porque no requiere una interposición como 2.5D.

No obstante, la fan-hacia fuera de alta densidad está apoyando más y microprocesadores más grandes, que requieren paquetes más grandes. Típicamente, la comunidad de empaquetado utiliza el término “retículo” aquí. Utilizado en la producción del microprocesador, un retículo o una máscara es una plantilla principal de un diseño de IC. Un retículo puede acomodar para morir los tamaños hasta el ² áspero de 858m m. Si el dado es más grande, un fabricante de chips procesará un microprocesador en más de un retículo.

Por ejemplo, un microprocesador grande puede requerir dos retículos (tamaño del retículo 2X). Entonces, en el flujo de la producción, los dos retículos se desarrollan por separado y se cosen juntos, que es un proceso costoso.

TSMC, mientras tanto, está enviando los paquetes de la fan-hacia fuera con un tamaño del retículo 1.5X. “Apuntamos para traer a un tamaño del retículo 1.7X en la producción en Q4 este año,” dijo a Douglas Yu, vicepresidente de la interconexión integrada y del empaquetado en TSMC. “Un retículo 2.5X será calificado por Q1 ‘21.”

Paquetes más grandes de la fan-hacia fuera dan a clientes algunas nuevas opciones. Digámosle para querer un paquete con la alta memoria del ancho de banda (HBM). En HBM, los dados de la COPITA se apilan encima de uno a, permitiendo más ancho de banda en sistemas.

HBM se encuentra principalmente en los paquetes de gama alta y costosos 2.5D. Ahora, con tamaños más grandes del paquete, ASE y TSMC están desarrollando los paquetes menos-costosos de la fan-hacia fuera que apoyan HBM.

Hay otras nuevas opciones. ASE y TSMC están desarrollando la fan-hacia fuera con los puentes del silicio. Intel era la primera compañía para desarrollar los puentes del silicio. Encontrado en paquetes de gama alta, un puente es un pedazo minúsculo de silicio que conecte uno muera a otro en un paquete. Los puentes se colocan como alternativa más barata que las interposiciones 2.5D.

Los puentes prometen traer nueva función a la fan-hacia fuera. Por ejemplo, la fan-hacia fuera tradicional de TSMC ofrece una echada de los 40μm con 3 capas de RDL en la línea/el espacio de los 2μm-2μm. “(La tecnología del puente del silicio de TSMC) puede reducir la echada local hasta los 25μm para ahorrar área del microprocesador. Una línea y el espacio de RDL en los 0.4μm y los 0.4μm proporciona una densidad mucho más alta de la interconexión,” Yu dijo.

2.5D, mientras tanto, no está saliendo. Algunos están desarrollando arquitecturas enormes del dispositivo con más I/Os. Por ahora, 2.5D es la única opción aquí.

En 2.5D, los dados se apilan encima de una interposición, que incorpora los vias del por-silicio (TSVs). La interposición actúa como el puente entre los microprocesadores y un tablero, que proporciona más I/Os y ancho de banda.

En un ejemplo, un vendedor podría incorporar FPGA con cuatro cubos de HBM. En un cubo solamente, la última tecnología del HBM2E de Samsung apila COPITA de 16 gigabites ocho 10nm-class muere en uno a. Los dados están conectados usando 40.000 TSVs, permitiendo velocidades de transferencia de datos de 3.2Gbps.

Como fan-hacia fuera, 2.5D también se está ampliando. Por ejemplo, TSMC está desarrollando un puente del silicio para 2.5D, que da a clientes más opciones. TSMC está alistando una versión del retículo 1.5X (4 HBMs) con un tamaño del retículo 3.0X (8 HBMs) en el R&D.

Toda dicha, 2.5D sigue siendo la opción para la parte alta, pero la fan-hacia fuera está cerrando el hueco. ¿Tan cómo hace fan-hacia fuera apilan para arriba contra 2.5D? En un papel, ASE — cuál llama su tecnología FOCoS de la fan-hacia fuera — comparado sus tipos del paquete de dos fans-hacia fuera (microprocesador-primer y microprocesador-pasado) contra 2.5D. Cada paquete consiste en ASIC y HBM. La meta era comparar el alabeo, la tensión dieléctrica baja-k, la tensión de interposer/RDL, la confiabilidad común y el funcionamiento termal.

“El alabeo de los dos tipos del paquete de FOCoS es más bajo que mueren 2.5D debido a una unión mal hecha más pequeña de CTE entre el combinado y substrato de la pila,” dijo a Wei-Hong Lai de ASE en el papel. “La tensión (baja-k) de FOCoS para el microprocesador-primer y el microprocesador-pasados son más bajos que 2.5D.”

El cobre de la interconexión para 2.5D tenía tensión más baja que fan-hacia fuera. “2.5D, microprocesador-primer FOCoS y FOCoS microprocesador-pasado tienen funcionamiento termal similar, y todos son bastante buenos para los usos de alta potencia,” Lai dijo.

Más opciones-chiplets, sorbos
Además de 2.5D y de fan-hacia fuera, los clientes también podrían desarrollar un paquete avanzado de encargo. Las opciones incluyen 3D-ICs, chiplets, los módulos del multi-microprocesador (MCMs) y el sistema-en-paquete (sorbo). Técnico, éstos no son tipos del paquete. Son arquitecturas o metodologías usadas para desarrollar un paquete de encargo.

Un sorbo es un paquete de encargo o el módulo, de que consiste en un sistema o un subsistema electrónico funcional, según ASE. Un sorbo implica un surtido de tecnologías en una caja de herramientas, que puede incluir los diversos dispositivos, voces pasivas, y esquemas de la interconexión, entre otras cosas. Seleccionando de estas opciones, un cliente puede desarrollar un paquete de encargo del sorbo para hacer juego sus requisitos.

Chiplets es otro opción. Con chiplets, un fabricante de chips puede tener un menú de dados modulares, o chiplets, en una biblioteca. Chiplets podía tener diversas funciones en los diversos nodos. Los clientes pueden mezcla-y-partido los chiplets y conectarlos usando un esquema de la interconexión del dado-a-dado.

Potencialmente, los chiplets podían solucionar un problema grave. En los nodos avanzados, un monolítico muere es grande y costoso. Con chiplets, los clientes pueden romper para arriba el más grande mueren en pedazos más pequeños, de tal modo reduciendo coste e impulsando producciones. “Tenemos gusto de decir que un chiplet está desagregando un dado monolítico en piezas y después está fabricando las piezas, pero todavía funcionan como un solo mueren,” dijo a Jan Vardaman, presidente de TechSearch internacional.

Hay otras ventajas. “En última instancia, las tecnologías de envasado están sobre densidad cada vez mayor y poder de disminución, permitiendo que los chiplets sean conectados en un paquete con la función que hace juego o excede la función de un SoC monolítico. Las ventajas a este acercamiento incluyen, mayor flexibilidad y un rato al mercado más rápido,” dijo a Ramune Nagisetty, a un director más barato del proceso y de la integración del producto en Intel, en una presentación reciente.

Usando el acercamiento del chiplet, los vendedores podrían desarrollar 3D-ICs o MCMs. MCMs integrar dados y conectarlos en un módulo. Un 3D-IC podía venir en varias formas. Puede ser que implique el apilar de lógica en memoria o de lógica en lógica en un paquete.

Intel ha desarrollado diverso chiplet-como arquitecturas. La compañía tiene los pedazos internos desarrollar estas arquitecturas, incluyendo sus propios bloques del IP, puentes del silicio y una tecnología de la interconexión del dado-a-dado.

Fig. 1: tecnologías 2.5D y 3D usando el puente de Intel y las tecnologías de Foveros. Fuente: Intel

La interconexión del dado-a-dado es crítica. Se une a uno muere a otro en un paquete. Cada muera consiste en un bloque del IP con un interfaz físico. Uno muere con un interfaz común puede comunicar a otro muere vía un alambre del cortocircuito-alcance.

La industria es el convertirse vario autobús de interfaz tecnología-avanzado del interfaz del dado-a-dado (AIB), manojo de alambres (arco), CEI-112G-XSR y OpenHBI.

El grupo Ámbito-específico abierto de la arquitectura (ODSA) está desarrollando dos de estos interfaz-arco y OpenHBI. OpenHBI es una tecnología de la interconexión del dado-a-dado derivada del estándar de HBM. El arco apoya los diversos paquetes. Ambos están en el R&D.

La tecnología del dado-a-dado de Intel se llama AIB. Intel también está desarrollando chiplets o las tejas AIB-obedientes. La compañía ha desarrollado 10 tejas con 10 más en los trabajos, tales como transmisores-receptores, convertidores de datos, photonics del silicio y aceleradores del aprendizaje de máquina.

Mientras que Intel continúa estableciendo los pedazos para desarrollar chiplets, otros fabricantes del dispositivo también podrían obtener la tecnología de AIB y desarrollar arquitecturas similares usando sus las propio o IP de tercera persona.

Intel tiene acceso a AIB para sus productos internos. AIB también se ofrece como tecnología de fuente abierta, derecho-libre para los terceros en CHIPS Alliance Website.

Una nueva versión de AIB está en los trabajos. CHIPS Alliance, un consorcio de la industria, lanzó recientemente la especificación del proyecto de la versión 2,0 de AIB. AIB 2,0 tiene más de seis veces la densidad del ancho de banda del borde que AIB 1,0.

Para la mayoría de las compañías, aunque, es un desafío importante a convertirse chiplet-como arquitecturas. La capacidad de obtener chiplets interoperables y probados de diversos vendedores sigue siendo un modelo sin probar.

Hay una solución aquí. Por ejemplo, el diseño análogo del guepardo azul está desarrollando un generador para AIB. El generador permite los bloques de encargo listos de aprobación de AIB a través de diversos procesos. “Produciendo bloques de encargo a las velocidades de botón, los generadores del guepardo azul reducen el tiempo-a-mercado y esfuerzo de ingeniería requerido para producir el IP listo de la cinta-hacia fuera,” dijo a Krishna Settaluri, CEO del guepardo azul.

Eso no soluciona todos los problemas. Para una cosa, los chiplets requieren buenos dados sabidos. Si uno o más dados son culpables en la pila, el paquete entero puede fallar. Los vendedores requieren tan una estrategia de fabricación sana con buen control de proceso.

“Pues los procesos de empaquetado avanzados han llegado a ser cada vez más complejos con características más pequeñas, la necesidad del control de proceso eficaz continúa creciendo,” dijo a Tim Skunes, vicepresidente del R&D en CyberOptics. “El coste de fracaso arriba se da estos procesos utiliza bueno sabida costoso muere.”

Más chiplets
Para los paquetes avanzados, los vendedores utilizan esquemas existentes de la interconexión. En paquetes, los dados se apilan y están conectados usando los microbumps y los pilares de cobre. Los topetones/los pilares proporcionan conexiones pequeñas, rápidamente eléctricas entre diversos dispositivos.

Los microbumps/los pilares más avanzados son estructuras minúsculas con las echadas de los 40μm a de los 36μm. Los topetones/los pilares se desarrollan usando el diverso equipo. Entonces, los dados se apilan y se enlazan usando un bonder de la oblea.

Para esto, la industria utiliza la vinculación termal de la compresión (TCB). Un bonder del TCB coge un dado y alinea los topetones con ésos de otros muere.

El TCB es un proceso lento. El más, topetones/pilares se está acercando a su límite físico, en alguna parte echadas de los alrededor 20μm.

Está donde aquí una nueva tecnología llamada los ajustes de enlace híbridos adentro. Todavía en el R&D para empaquetar, las pilas de enlace híbridas y los enlaces mueren el usar del cobre-a-cobre interconectan. Provee de más ancho de banda un poder más bajo que los métodos existentes de amontonamiento y de enlace.

Las fundiciones están desarrollando la vinculación híbrida para el empaquetado avanzado. TSMC está trabajando en una tecnología llamada System en el microprocesador integrado (SoIC). Usando la vinculación híbrida, SoIC de TSMC permite arquitecturas del chiplet 3D-like en las echadas de sub-10μm.

Recientemente, TSMC divulgó su mapa itinerario de SoIC. A finales de año, SoIC lanzará con las echadas en enlace de los 9μm, seguidas por los 6μm a mediados de 2021 y los 4.5μm en early-2023.

La vinculación híbrida de mudanza del laboratorio al fabuloso no es un proceso simple. “Los desafíos principales del proceso de la vinculación híbrida de cobre incluyen control de defecto de superficie para prevenir los vacíos, control de perfil de la superficie del nanómetro-nivel para apoyar el contacto híbrido robusto del cojín en enlace, y controlando la alineación de los cojines de cobre en el top y la parte inferior muera,” dijo a Stephen Hiebert, director de marketing mayor en KLA.

Mientras tanto, otros también están desarrollando chiplets. En la industria de las comunicaciones, por ejemplo, los OEM incorporan el interruptor grande SoCs de Ethernet en sistemas. El SoC consiste en un interruptor de Ethernet muere y un SerDes en el mismo microprocesador.

“Mientras que vamos a velocidades más altas, y mientras que la litografía va a geometrías más finas, las estructuras análogas y digitales no escalan lo mismo,” dijo Nathan Tracy, un tecnólogo y al encargado de estándares industriales en TE Connectivity. Tracy es también el presidente del OIF.

“Si usted hace que muera un interruptor, tiene una porción digital. Entonces, usted tiene SerDes, un serializador/el deserializer que proporciona la entrada-salida para el microprocesador. Eso es una estructura análoga. No escala bien,” Tracy dijo.

Mientras que los sistemas se mueven hacia tarifas de datos más rápidas, el SerDes ocupa demasiado espacio. Tan en algunos casos, la función de SerDes se está separando del más grande muere y roto en dados o chiplets más pequeños.

Entonces, todos los dados se están integrando en un MCM. El microprocesador grande del interruptor se sienta en el centro, que es rodeado por cuatro chiplets más pequeños de la entrada-salida.

Está donde aquí los estándares cabidos adentro aquí. El OIF está desarrollando una tecnología llamada CEI-112G-XSR. XSR conecta chiplets y los motores ópticos en MCMs.

Conclusión
Claramente, el empaquetado avanzado es un mercado frenético con un número creciente de nuevas opciones.

Eso es importante para los clientes. Los dados monolíticos con el escalamiento del microprocesador no saldrán. Pero está llegando a ser más duro y más costoso en cada vuelta. (de Mark LaPedus)