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November 13, 2020

Los paquetes avanzados siguientes (montaje de IC)

HOREXS es uno del manfuacturer famoso del PWB del substrato de IC en CHINA, casi del PWB está utilizando para el paquete de IC/está probando, asamblea de IC.

Las casas de empaquetado están alistando sus paquetes avanzados de IC de la siguiente generación, pavimentando la manera hacia nuevos e innovadores diseños de chips a nivel sistema.

Estos paquetes incluyen nuevas versiones de las tecnologías 2.5D/3D, de los chiplets, de la fan-hacia fuera e incluso del empaquetado de la oblea-escala. Un tipo dado del paquete puede incluir varias variaciones. Por ejemplo, los vendedores están desarrollando los nuevos paquetes de la fan-hacia fuera usando las obleas y los paneles. Uno está combinando la fan-hacia fuera con los puentes del silicio.

Es un paisaje confuso con una plétora de palabras de moda y de demasiadas opciones. No obstante, algunas nuevas tecnologías ramping para arriba, mientras que otras todavía están en el laboratorio. Algunos nunca lo harán fuera del laboratorio debido a las razones técnicas y del coste.

El empaquetado avanzado no es nuevo. Por años, la industria ha estado montando dados complejos en un paquete. En apenas un ejemplo, un vendedor integrará ASIC y una pila de la COPITA en un paquete avanzado, que impulsa el ancho de banda de la memoria en sistemas. Generalmente, aunque, los estos y otros paquetes avanzados se utilizan principalmente para más de gama alta, usos lugar-orientados debidos costar.

Recientemente, aunque, la industria ha estado mirando el empaquetado avanzado como más opción de la corriente principal para los diseños de chips. Tradicionalmente, avanzar un diseño, la industria desarrolla ASIC o un sistema-en-uno-microprocesador (SoC). Para esto, usted encoge diversas funciones en cada nodo y las embala sobre un monolítico muere. Pero este acercamiento está llegando a ser más complejo y costoso en cada nodo. Mientras que algunos continuarán siguiendo esta trayectoria, muchos están buscando alternativas como el empaquetado avanzado.

Cuál es diferente es que los vendedores son nuevos y más capaces paquetes el convertirse. En algunos casos, estos paquetes avanzados incluso imitan un SoC tradicional con costos más bajos. Algo llama este “SoCs virtual.”

“Durante muchos años, la trayectoria primaria de la industria para la función y el funcionamiento crecientes ha sido escalamiento del nodo basado en la integración del SoC,” dijo a Eelco Bergman, director mayor de ventas y del desarrollo de negocios en ASE. “Ahora, con la industria moviéndose más allá de 16nm/14nm, estamos comenzando a ver más interés en la desagregación del dado, si está por razones de la producción y del coste, razones funcionales de la optimización, o las razones de la reutilización del IP. La división de IC aprovisiona de combustible la necesidad de la integración heterogénea. Sin embargo, bastante que esta integración que ocurre en el nivel del SoC, ahora está siendo conducida por tecnología de envasado y su capacidad de crear SoCs virtual fuera de pedazos dispares de silicio.”

Mientras tanto, en los componentes electrónicos de IEEE y la conferencia recientes de la tecnología (ECTC), así como otros acontecimientos, casas de empaquetado, organizaciones del R&D y universidades presentó una serie de papeles, proporcionando un pico del chivato de cuál es siguiente en el empaquetado avanzado. Incluyen:

SPIL, parte de ASE, describió una tecnología de la fan-hacia fuera usando los puentes del silicio. La fan-hacia fuera se utiliza para integrar dados en un paquete, y los puentes proporcionan las conexiones a partir de la una mueren a otra.

TSMC divulgó más detalles sobre su tecnología de integración 3D. Una versión entrelaza memoria y lógica en una arquitectura con gradas 3D para los usos computacionales de la en-memoria.

GlobalFoundries presentó un documento sobre 3D que empaquetaba usando nuevas técnicas de enlace. Otras fundiciones están trabajando en él, también.

El MIT y TSMC los documentos en el empaquetado de la oblea-escala.

Generalmente, éstos son más los tipos tradicionales del paquete. Muchos de éstos permitir supuestos chiplets. Chiplets no es un tipo de empaquetado, por sí mismo. En lugar, son parte de una arquitectura de la multi-teja. Con chiplets, un fabricante de chips puede tener un menú de dados modulares, o chiplets, en una biblioteca. Los clientes pueden mezcla-y-partido los chiplets y conectarlos usando un esquema de la interconexión del dado-a-dado. Chiplets podía residir en un tipo existente del paquete o una nueva arquitectura.

Fabricación de fan-salidas

El empaquetado de IC es una parte importante del proceso del semiconductor. Básicamente, después de que un fabricante de chips procese una oblea en un fabuloso, los dados en la oblea se cortan en cuadritos y se integran en un paquete. Un paquete encapsula el microprocesador, evitando que sea dañado. También proporciona conexiones eléctricas del dispositivo al tablero.

Hay una plétora de paquete mecanografía adentro el mercado y cada uno se adapta para un uso específico. Una manera de dividir el mercado en segmentos de empaquetado está por el tipo de la interconexión, que incluye el wirebond, el tirón-microprocesador, el empaquetado del oblea-nivel (WLP) y los vias del por-silicio (TSVs). Interconnects se utiliza para conectar un dado con otro. TSVs tiene las cuentas más altas de la entrada-salida, seguidas por WLP, el tirón-microprocesador y el wirebond.

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Fig. 1: Tecnología del paquete contra el uso. Fuente: ASE

Algunos 75% a los 80% de paquetes de hoy se basan en la vinculación del alambre, que es una más vieja tecnología, según TechSearch. Convertido en los años 50, un bonder del alambre cose un microprocesador a otro microprocesador o el substrato usando los alambres minúsculos. La vinculación del alambre se utiliza para los paquetes baratos de la herencia, paquetes del alcance medio y la memoria muere el apilar.

el Tirón-microprocesador es otra interconexión popular usada para varios tipos del paquete. En tirón-microprocesador, un mar de topetones de cobre minúsculos se forma encima de un microprocesador usando el diverso equipo. Se mueve de un tirón el dispositivo y montado en un separado muera o suba. Los topetones aterrizan en los cojines de cobre, formando una conexión eléctrica.

WLP, mientras tanto, paquetes que los dados pasan en a oblea-como formato. Los dos tipos principales de paquetes de WLP son los paquetes de la microprocesador-escala (CSP) y fan-hacia fuera. CSP se conoce a veces como fan-en.

Fan-en y de la fan-hacia fuera los paquetes se utilizan en consumidor, industrial y aplicaciones móviles. La fan-hacia fuera se considera un paquete avanzado. En un ejemplo de la fan-hacia fuera, una COPITA muere se apila encima de un microprocesador de lógica en el paquete.

El “empaquetado avanzado es una habitación amplia de tecnologías que nos permite encoger el paquete,” dijo a Cliff McCold, científico de la investigación en Veeco, en una presentación en ECTC. “(Oblea-nivel que empaqueta) nos permite hacer conexiones bidimensionales más pequeñas que redistribuyan la salida del silicio mueren a una mayor área, permitiendo una densidad más alta de la entrada-salida, un ancho de banda más alto y un rendimiento más alto para los dispositivos modernos. Una desventaja del empaquetado del oblea-nivel es que es más costosa que la vinculación del alambre. Pero importantemente, permite paquetes más pequeños y dispositivos más pequeños que sean críticos para los dispositivos móviles modernos como smartphones.”

Generalmente, en el flujo de la fan-hacia fuera, una oblea se procesa en un fabuloso. Los microprocesadores en la oblea se cortan en cuadritos y se colocan en a oblea-como la estructura, que se llena de un compuesto de epoxy del molde. Esto se llama una oblea reconstituida.

Entonces, usando la litografía y el otro equipo, las capas de la redistribución (RDLs) se forman dentro del compuesto. RDLs es las líneas o los rastros de cobre de la conexión del metal que conectan eléctricamente una porción del paquete con otra. RDLs es medido por la línea y el espacio, que refieren a la anchura y a la echada de un rastro del metal.

Hay varios desafíos con la fan-hacia fuera. Durante el flujo, oblea-como la estructura es el alabeo propenso. Entonces, cuando los dados se integran en el compuesto, tienden a moverse, causando un efecto indeseado llamado mueren cambio. Esto afecta la producción.

En ECTC, sobre la innovación presentó un documento sobre una tecnología que podría atenuar para morir cambio. Sobre descrito un método de corrección de la ampliación y de la theta del sitio-por-sitio ajustando la posición de la tirada del retículo en una litografía de pasos. Potencialmente, la tecnología podía corregir errores de la ampliación hasta +/- 400ppm, y errores de la theta hasta +/- 1.65mrad.

Hay otros problemas. Líneas más finas y los espacios de RDL reducen los Cdes para las interconexiones o los vias en las capas. Tan en el flujo, una herramienta de la litografía debe modelar vias más pequeños, que presenta algunos desafíos del CD.

Para abordar estos problemas, Veeco e Imec presentaron un papel en ECTC sobre la relajación de los Cdes de los vias y crear vias alargados. “Este cambio de diseño mejora perceptiblemente la distribución de la intensidad en la oblea que la imagen aérea para vía, que aumenta la ventana de proceso eficaz,” McCold de Veeco dijo.

Para esto, los investigadores utilizaron Veeco de pasos con una lente que apoyaba 0,16 a 0,22 aberturas numéricas (NAS). Las ayudas de sistema yo-línea, gh-línea o GHI-línea longitudes de onda. Para este estudio, los investigadores utilizaron la yo-línea (365nm) y 0,22 NA.

Más fan-salidas

No obstante, la fan-hacia fuera está ganando el vapor. Amkor, ASE, JCET, Nepes y TSMC venden los paquetes de la fan-hacia fuera. Hay diversas versiones de la fan-hacia fuera. Pero en todos los casos, la fan-hacia fuera elimina la necesidad de una interposición usada en las tecnologías 2.5D/3D. Como consecuencia, la fan-hacia fuera es supuesto menos costosa.

La fan-hacia fuera está partida en dos densidades y altas densidades campo-estándar. Apuntado para los teléfonos celulares y otros productos, la fan-hacia fuera de la estándar-densidad incorpora menos de 500 I/Os. La fan-hacia fuera de alta densidad tiene más de 500 I/Os.

La tecnología original de la fan-hacia fuera se llama arsenal integrado de la bola-rejilla del oblea-nivel (eWLB). ASE, JCET y otros venden los paquetes del eWLB de la estándar-densidad, aunque este mercado sea algo estático.

En un papel en ECTC, JCET y MediaTek están respirando nueva vida en eWLB presentando los detalles sobre una tecnología llamada FOMIP (paquete de la innovación de MediaTek de la fan-hacia fuera). Básicamente, FOMIP aparece ser un paquete más fino del eWLB de la echada en un substrato. El primer FOMIP apareció en 2018, aunque el trabajo esté en curso desarrollar una versión de la siguiente generación.

La tecnología sigue un flujo tradicional de la fan-hacia fuera, que se refiere como microprocesador-primer proceso. También usando un proceso del tirón-microprocesador, FOMIP consiste en los 60μm muere echada del cojín y 1 capa de RDL con las líneas de los 5μm y los espacios de los 5μm.

“Se cree que la tecnología de FOMIP se puede aplicar más a fondo a un diseño mucho más fino del cojín del dado con un nodo avanzado del silicio, tal como los 40μm muere echada del cojín con el diseño de los 2μm/2μm LW/LS,” dijo a Ming-Che Hsieh, ingeniero de uso en JCET, en una presentación en ECTC. Otros contribuyeron al trabajo.

Mientras tanto, los vendedores continúan desarrollando los nuevos paquetes de alta densidad de la fan-hacia fuera. En ECTC, por ejemplo, ASE describió más detalles sobre una versión microprocesador-pasada de su paquete híbrido de la fan-hacia fuera. Este paquete, llamado microprocesador de Fan Out en el substrato (FoCoS), puede acomodar 8 dados complejos con una cuenta de la entrada-salida de <4>

ASE ofrece FoCoS en un microprocesador-primer proceso tradicional. En un flujo microprocesador-pasado, el RDLs es desarrollado primero, seguido por los otros pasos de proceso. El microprocesador-primeros y microprocesador-pasado son viables y utilizados para diversos apps. Los “aumentos microprocesador-pasados de la fan-hacia fuera rinden, y permiten la fabricación de la fino-línea RDLs; por lo tanto, puede utilizar más entrada-salida para los usos de gama alta,” dijo a Paul Yang, que trabaja en el centro del R&D en ASE, en un papel. Otros contribuyeron al trabajo.

ASE también describió algunos de los problemas de fabricación con la fan-hacia fuera microprocesador-pasada y cómo dirigirlos. Según lo indicado, el alabeo de la oblea es problemático y afecta la producción. En algunos casos, el grueso y el coeficiente de la extensión termal (CTE) del portador de cristal están entre los problemas que causan alabeo.

Para ganar una penetración en alabeo de la oblea, ASE utilizó una tecnología de la metrología con análisis de elemento finito tridimensional. ASE utilizó la correlación de la imagen digital (DIC), que una técnica de medición sin contacto que utiliza cámaras múltiples. DIC evalúa la dislocación y la tensión en superficies y mapas los coordenadas. Usando simulaciones y DIC, ASE puede encontrar la gama óptima del grueso del portador y del CTE de cristal para mejorar alabeo.

Mientras tanto, en ECTC, SPIL, parte de ASE, presentó un documento sobre la tecnología integrada fan-Hacia fuera del puente (FOEB) para los chiplets. Utilizado para los paquetes del multi-microprocesador, FOEB es menos costoso que 2.5D. “FOEB es un paquete integrado del chiplet que podría integrar dados heterogéneos, tales como GPUs y HBMs, o los dispositivos integrados homogéneos,” dijo a C. Key Chungkin, investigador de SPIL, en una presentación en ECTC.

Un puente es un pedazo minúsculo de silicio que conecte uno muera a otro en un paquete. El ejemplo más notable aquí es Intel, que ha desarrollado una tecnología del puente del silicio llamó el puente integrado de la interconexión del Multi-dado (EMIB).

A diferencia de EMIB, que es una conexión del dado-a-dado, los puentes de SPIL se integran en las capas de RDL para conectar dados. Cueste lo que cueste, los puentes se colocan como alternativa a los paquetes 2.5D usando las interposiciones.

SPIL ha desarrollado un vehículo de la prueba para FEOB. El vehículo integra ASIC muere y 4 altos dados de la memoria del ancho de banda (HBM). ASIC está en el medio del paquete con dos HBMs en cada lado.

Cuatro puentes se integran en las capas de RDL. En total, hay tres capas de RDL. Dos son los 10μm/10μm para el poder y la tierra, mientras que uno es los 2μm/2μm para la capa de la señal. “Este paquete del chiplet permite cerca de conexiones monolíticas del cortocircuito-alcance entre los dados. FOEB puede tener capas múltiples de RDL y los puentes del silicio que tienen una línea mucho más fina/espacio para las interconexiones,” Chungkin dijo.

La fan-hacia fuera se está moviendo en otras direcciones. En un papel en ECTC, Amkor describió un nuevo RDL-primer proceso del fan-hacia fuera con la vinculación de la microprocesador-a-oblea. Entonces, en otro papel, A*STAR describió un antena-en-paquete de la fan-hacia fuera para 5G.

Mudanza desde 2.5D a 3D

En el de gama alta, la industria utiliza tradicionalmente 2.5D. En 2.5D, los dados se apilan encima de una interposición, que incorpora TSVs. La interposición actúa como el puente entre los microprocesadores y un tablero, que proporciona más I/Os y ancho de banda.

En un ejemplo, un vendedor podría incorporar FPGA o ASIC con HBM. En HBM, los dados de la COPITA se apilan encima de uno a. Por ejemplo, la última tecnología del HBM2E de Samsung apila COPITA de 16 gigabites ocho 10nm-class muere en uno a. Los dados están conectados usando 40.000 TSVs, permitiendo velocidades de transferencia de datos de 3.2Gbps.

2.5D trae la lógica más cercano a la memoria, permitiendo más ancho de banda en sistemas. “Tradicionalmente, el interés (para las interposiciones) ha estado en gráficos de gama alta,” dijo a Walter Ng, vicepresidente del desarrollo de negocios en UMC. “Ahora, estamos viendo más interés en soluciones de la empresa del funcionamiento. También estamos viendo interés en áreas no tradicionales.”

Pero 2.5D es costoso y relegado a los usos de gama alta, tales como AI, establecimiento de una red y servidores. La industria está buscando tan soluciones más allá de 2.5D. La fan-hacia fuera de alta densidad es una opción. Esto tiene menos I/Os que 2.5D, aunque esté cerrando el hueco.

3D-ICs presentan otra opción. Un 3D-IC implica una arquitectura del multi-dado usando las interposiciones activas y/o TSVs. La idea es apilar lógica en memoria o lógica en lógica en un paquete 3D. GlobalFoundries, Intel, Samsung, TSMC y UMC están desarrollando diversas formas de las tecnologías 3D.

las arquitecturas 3D se pueden integrar con chiplets. Está donde aquí usted los dados o los chiplets del mezcla-y-partido con nodos del proceso diferente en un paquete. “Estamos apenas en los primeros tiempos del acercamiento del chiplet,” dijo a Ramune Nagisetty, director del proceso y de la integración del producto en Intel. “En los próximos años, lo veremos ampliarse en los tipos 2.5D y 3D de puestas en práctica. Lo veremos ampliarse en el amontonamiento de la lógica y de la memoria y la lógica y el amontonamiento de la lógica.”

Hoy, la industria es que desarrolla o de envío de los paquetes 2.5D/3D usando esquemas existentes de la interconexión. Se apilan los dados y conectado usando una tecnología de la interconexión llamó los microbumps y los pilares de cobre. Los topetones y los pilares proporcionan conexiones pequeñas, rápidamente eléctricas entre diversos dispositivos.

Los microbumps/los pilares más avanzados son estructuras minúsculas con una echada de los 40μm. Usando el equipo existente, la industria puede escalar la echada del topetón posiblemente en o cerca de los 20μm. Entonces, la industria necesita una nueva técnica, es decir vinculación híbrida de cobre.

En la vinculación híbrida de cobre, los microprocesadores o las obleas se enlazan usando un enlace del dieléctrico-a-dieléctrico, seguido por una conexión metal sobre metal. Esto es un proceso desafiador. Los defectos están entre los problemas más grandes.

TSMC, mientras tanto, está trabajando en una tecnología llamada System en el microprocesador integrado (SoIC). Usando la vinculación híbrida, la tecnología de SoIC de TSMC permite las arquitecturas 3D-like. “Un SoIC integró el microprocesador no apenas parece (un SoC), pero se comporta como un SoC en cada aspecto en términos de eléctrico y integridad mecánica,” dijo a C.H. Tung, investigador de TSMC.

En ECTC, TSMC presentó un documento sobre una versión ultraalta de la densidad de SoIC. Esta versión permite el amontonamiento de varias filas del microprocesador 3D, creando lo que llama TSMC Inmersión-en-memoria que computa (ImMC). En un ejemplo de ImMC, un dispositivo podía tener tres gradas. Cada grada tiene dados de la lógica y de la memoria. Las gradas están conectadas usando la vinculación híbrida.

Mientras tanto, GlobalFoundries también está trabajando en la vinculación híbrida de la oblea, permitiendo arquitecturas de la fino-echada 3D. Ha demostrado cara a cara muere el apilar con 5.xn--echadas 76m-yyc. Las “pilas futuras observarán echadas más finas en menos los de 2μm y diversos diseños terminales de la superficie,” dijo a Daniel Fisher, ingeniero de empaquetado principal en GlobalFoundries.

No toda la acción está en la vinculación híbrida. En ECTC, el cervecero Science describió un material de enlace permanente con la absorción de la humedad baja y la alta estabilidad termal. Los materiales se utilizan para los usos avanzados de la vinculación de la oblea.

“En el actual trabajo, un nuevo material de enlace adhesivo permanente se introduce para MEMS, los usos de empaquetado del circuito integrado 3D y del oblea-nivel,” dijo a Xiao Liu, químico mayor de la investigación en el cervecero Science, en una presentación.

En flujo de enlace de cervecero, un material está vuelta-revestido en una oblea. Se cuece la oblea. Una oblea separada del portador se coloca en la oblea y se cura en las bajas temperaturas. Las dos obleas entonces se enlazan.

Más empaquetado

Mientras tanto, el AI Cerebras de lanzamiento hizo recientemente títulos cuando introdujo una tecnología usando la integración de la oblea-escala. Es un dispositivo del oblea-nivel con más de 1,2 transistores trillón.

En ECTC, TSMC demostró un paquete de la integración de sistema de la oblea-escala basado en su tecnología de la fan-hacia fuera, información llamada. La tecnología se llama InFO_SoW (Sistema-en-oblea). “InFO_SoW elimina el uso de un substrato y PWB por la porción como el portador sí mismo,” dijo a Shu-Rong Chun, el autor importante en un papel de TSMC.

El MIT, mientras tanto, describió los módulos superconductores del multi-microprocesador de la oblea-escala de 200m m (S-MCM). Esto se utiliza para interconectar los microprocesadores superconductores activos múltiples para los sistemas de proceso criogénicos de la siguiente generación.

Conclusión

No todas las soluciones requerirán el empaquetado de la oblea-escala. Pero claramente, los clientes están comenzando a hechar una ojeada más duro el empaquetado avanzado.

Hay más innovaciones que nunca en el empaquetado. El desafío es encontrar el paquete correcto en el mejor punto de precio. Una de las mejores ventajas de la producción del substrato de IC es el precio, contacto agradable Horexs para la fabricación de los tableros del PWB del substrato de IC. (el artículo es de Internet)

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