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June 30, 2022

TSMC avanzó empaquetando, el último progreso

El familiar de los lectores con TSMC debe saber que el gigante de la fundición ha combinado sus productos de empaquetado 2.5D y 3D bajo una marca - “la tela 3D”. Como esperan, los clientes futuros perseguirán ambas opciones para proporcionar la integración densa, heterogénea de a nivel sistema función-para el ejemplo, el montaje vertical “front-end” 3D combinado con la integración de 2.5D del “back-end”.

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Técnico, la integración 2.5D de un SoC con una alta pila de HBM de la memoria del ancho de banda “3D” es ya un producto combinado. Como se muestra arriba, TSMC está previendo una combinación más rica de topologías en el futuro, combinando 3D SoIC con 2.5D CoWoS/información como parte de un diseño de sistemas heterogéneo muy complejo.
Como con las demostraciones de la tecnología de proceso en el taller, la actualización de la tecnología de envasado es muy simple - muestra el éxito de su mapa itinerario y necesita solamente ser continuada ejecutando, allí es varias áreas específicas que representan nuevas direcciones que destacaremos abajo.
De la nota particular es la inversión de TSMC en una instalación avanzada de la integración de sistemas que apoye productos de la tela 3D, proporcionando capacidades completas de la fabricación de la asamblea y de la prueba. Según TSMC, se espera que la fábrica de empaquetado avanzada completamente automatizada de la tela 3D del mundo primero en Zhunan comience la producción en la segunda mitad de este año.
Porqué foco en el empaquetado avanzado
En todo el mundo la comprensión constante, TSMC se dedica realmente al negocio de la fundición. Pero incorporando el nuevo siglo, si es TSMC, Samsung o aún Intel, toda la toma avanzó el empaquetado como foco importante del trabajo de la compañía. en los resultados.
Según lo divulgado por semiwiki, la ley de Moore es no más rentable para muchos otros usos, especialmente para integrar funciones heterogéneas, tales como módulos del Multi-microprocesador (MCM) y sistema en sorbo del paquete, tecnología del etc. “Moore que Moore” ha emergido como alternativa a integrar mucha lógica y memoria, el análogo, MEMS, el etc. en una solución (del subsistema). Sin embargo, estos métodos siguen siendo muy cliente-específicos y llevan un periodo significativo de tiempo y de coste de desarrollo.
Mirando la historia del desarrollo del microprocesador, de hecho, el concepto de empaquetado avanzado ha existido por décadas. El compromiso montando microprocesadores diversos y avanzados en un paquete es una manera de avanzar diseño de chips. Hoy, este concepto se refiere a veces como integración heterogénea. No obstante, debido costar razones, el empaquetado avanzado se utiliza principalmente en usos de gama alta, lugar-orientados.
Pero eso puede pronto cambiar. Porque el escalamiento de IC es la manera tradicional de avanzar diseños, encoge las diversas funciones del microprocesador en cada nodo y las embala sobre un microprocesador monolítico. Sin embargo, el escalamiento de IC ha llegado a ser demasiado costoso para muchos, y las ventajas por nodo están disminuyendo.
Mientras que el escalamiento sigue siendo una opción para los nuevos diseños, la industria está buscando alternativas, incluyendo el empaquetado avanzado. Qué ha cambiado es que la industria está desarrollando nuevos tipos de empaquetado avanzados o tecnologías existentes que extienden.
La motivación detrás del empaquetado avanzado sigue siendo lo mismo. Bastante que todas las funciones del microprocesador sobre el mismo microprocesador, rómpalas abajo e integrarlas en un solo paquete. Esto se dice para reducir costes y para proporcionar mejores producciones. Otra meta es guardar los microprocesadores cerca de uno a. Muchos paquetes avanzados traen la memoria más cercano al procesador, el permitir más de rápido acceso a los datos con un estado latente más bajo.
Suena simple, pero aquí es algunos desafíos. También, hay nadie tipo del paquete que cubre todas las necesidades. En realidad, los clientes del microprocesador hacen frente a una amplia variedad de opciones. Entre ellos: Fan-Hacia fuera (integrada mueren y los componentes en el oblea-nivel que empaqueta), 2.5D/3D (microprocesadores colocados de lado a lado o encima de uno a en un paquete) y 3D-IC: (apilando memoria encima de memoria, apilándola en lógica o lógicamente apilando lógica) se convierten tres opciones comunes.
Además, la industria también está persiguiendo un concepto llamado Chiplets, que apoya la tecnología 2.5D/3D. La idea es que usted tiene una opción de microprocesadores o de chiplets modulares en la biblioteca. Después se integran en un paquete y están conectados usando un esquema de la interconexión del dado-a-dado.
En el lado de TSMC, para cubrir la demanda de mercado para las soluciones de empaquetado de IC del nuevo multi-microprocesador, también están trabajando con sus socios de OIP para desarrollar tecnologías de envasado avanzadas de IC para proporcionar las soluciones económicas para la integración más allá de la ley de Moore.
En 2012, TSMC, junto con Xilinx, introdujo FPGA más grande en ese entonces, consistiendo en cuatro 28 microprocesadores idénticos del nanómetro FPGA montó de lado a lado en una interposición del silicio. También desarrollaron los vias del por-silicio (TSVs), los microbumps, y las re-distribución-capas (RDLs) para interconectar estas unidades de creación. De acuerdo con su construcción, TSMC nombró la solución de empaquetado CoWoS (Microprocesador-en-Oblea-en-substrato) del circuito integrado. Esta tecnología de envasado bloque-basada y EDA-permitida se ha convertido en el estándar industrial de hecho para los diseños de alto rendimiento y de alta potencia.
TSMC anunció tecnología de la información (tecnología integrada del FanOut) en 2017. Utiliza la película de la poliamida para substituir la interposición del silicio en CoWoS, de tal modo reduciendo el coste unitario y la altura del paquete, ambos criterios importantes para el éxito de aplicaciones móviles. TSMC ha enviado los diseños numerosos de la información para los smartphones.
TSMC introdujo tecnología del sistema-en-uno-microprocesador (SoIC) en 2019. Con el equipo (fabuloso) anticipado, TSMC se puede alinear muy exacto y entonces los diseños del compresión-enlace usando muchos cojines estrechos del cobre de la echada para minimizar más lejos factor de forma, interconectar capacitancia y poder.
Estas dos tecnologías se han desarrollado gradualmente en la tela de hoy 3D.
Las últimas actualizaciones para 2022
Como se muestra arriba, según el plan de TSMC, sus tecnologías de envasado ahora tienen 2.5D y 3D. Hechemos una ojeada su 2.5D. Según informes, TSMC ahora tiene dos tipos de tecnologías de envasado 2.5D - “microprocesador-en-oblea-en-substrato” (CoWoS: el microprocesador-en-oblea-en-substrato) y “integró fanout” (información: fanout integrado). (Nota que en la imagen arriba, algunos productos de la información es representada como “2.o” por TSMC.)
Un movimiento dominante para ambas tecnologías es la extensión continua del tamaño máximo del paquete para integrar más dados (y las pilas de HBM). Por ejemplo, la fabricación de una capa de la interconexión en una interposición del silicio (CoWoS-S) requiere exposiciones- litográficas múltiples de “costura” que la meta es aumentar el tamaño de la interposición en un múltiplo del tamaño máximo del retículo.
Mirando primer CoWoS, TSMC CoWoS se ha ampliado para ofrecer tres diversas tecnologías de la interposición (“obleas” en CoWoS), según informes:
1. CoWoS-S: Según TSMC, en este modo de empaquetado, una interposición del silicio se utiliza, sobre la base del proceso existente de la capa de la litografía y de la redistribución del silicio
▪el ️ comenzó la producción en masa desde 2012, hasta ahora más de 100 productos se han suministrado a más de 20 clientes
▪la interposición del ️ integra los condensadores integrados del “foso”
▪tamaño máximo del retículo del ️ 3x en el desarrollo – apoya configuraciones de diseño con 2 8 de memoria HBM3 pilas de SoCs grande y, y eDTC1100 (1100nF/m m ** 2)
2. CoWoS-R: En este modo de empaquetado, una interposición orgánica se utiliza para reducir coste
▪️ hasta 6 capas de la redistribución de la interconexión, 2um/2um L/S
▪el tamaño de máscara del ️ 4x, apoya un SoC y 2 pilas HBM2 en el paquete de 55mmX55m m; el tamaño de máscara 2.1X está en el desarrollo, 2 SoCs y 2HBM2 en el paquete de 85mmX85m m
3. CoWoS-L: Utiliza el pequeño silicio “puentes” insertados en las interposiciones orgánicas para la alta densidad interconecta entre adyacente mueren los bordes (la echada de 0.4um/0.4um L/S)
▪el tamaño del retículo del ️ 2X apoya 2 SoCs 2023 con 6 pilas HBM2);
▪tamaño del retículo del ️ 4X en el desarrollo para apoyar 12 pilas HBM3 (2024)
TSMC acentuó que están trabajando con el grupo de los estándares de HBM en la configuración física requerida para la interconexión HBM3 para la puesta en práctica de CoWoS. (Para las definiciones de la pila, el estándar HBM3 aparece haber identificado el siguiente: Capacidad 4GB (4 dados 8Gb) a 64GB (16 dados 32Gb); 1024 mordieron el interfaz de señalización; hasta el ancho de banda 819GBps.) Estas configuraciones próximas de CoWoS tienen pilas múltiples HBM3 proporcionarán capacidad y ancho de banda enormes de memoria.
Además, antes del consumo de la mayor potencia en los diseños próximos de CoWoS, TSMC está investigando soluciones de enfriamiento convenientes, incluyendo el material termal mejorado del interfaz (TIM) entre el microprocesador y el paquete, y la transición de la refrigeración por aire al enfriamiento de la inmersión.
Después de introducir CoWoS, miremos su tecnología de envasado de la información.
Se entiende que esta técnica de empaquetado encapsula el dado en una “oblea de epoxy” después de la orientación (cara abajo) exacta en un portador temporal. Una capa de la interconexión de la redistribución se añade a la superficie reconstruida de la oblea. Los topetones del paquete entonces están conectados directamente con la capa de la redistribución.
Según TSMC, el paquete de la compañía tiene varias topologías de InFO_PoP, de InFO_oS y de InFO_B.
Tal y como se muestra en de la figura abajo, InFO_PoP representa una configuración del paquete-en-paquete, centrándose en la integración del paquete de la COPITA con el microprocesador de lógica subyacente. Los topetones en el dado superior de los vias de la información del uso de la COPITA (TIVs) para alcanzar la capa de la redistribución.

 

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TSMC dijo que InFO_PoP está utilizado principalmente para las plataformas móviles, y desde la entrevista en 2016, el envío de microprocesadores en este paquete ha excedido de 1,2 mil millones. Según TSMC, en el modo actual de InFO_PoP, su paquete de la COPITA es crear para requisitos particulares, así que puede ser fabricado solamente en TSMC. Con este fin, TSMC está desarrollando una topología alternativa de InFO_B que añada un paquete existente de la COPITA (LPDDR) en el top y permita que los fabricantes de contrato externos proporcionen a la asamblea.
InFO_oS (en-substrato) puede encapsular dados múltiples, y la capa de la redistribución y sus microbumps está conectado con el substrato con TSVs.
Ésta es una tecnología que ha estado en la producción por más de 5 años y se centra en clientes de la HPC. De los detalles técnicos, el paquete tiene 5 capas de RDL en el substrato con 2um/2um L/S. Esto permite que el substrato alcance un tamaño más grande del paquete, actualmente 110m m x 110m m. Según TSMC, la compañía planeará proporcionar en el futuro - una echada más de gran tamaño del topetón de 130um C4
En cuanto a InFO_M, es un reemplazo para InFO_oS con los dados múltiples del paquete y las capas de la redistribución sin el substrato adicional + TSV (capaces < 500mm=""> después de introducir el 2.5D de TSMC que empaqueta, entramos en su mundo de empaquetado 3D. Entre ellos es una tecnología del paquete-en-paquete 3D llamó Information-3D, que utiliza los microprocesadores microbumped integrados verticalmente con capas y TIVs de la redistribución, con un foco en las plataformas móviles.

 

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Como se muestra, TSMC también tiene una familia más avanzada de paquetes vertical-dado-apilados de la topología 3D conocidos como “sistemas en microprocesadores integrados” (SoICs). Utiliza la vinculación de cobre directa entre los dados para obtener una echada muy buena.
Según TSMC, la compañía tiene dos productos de SoIC - “oblea-en-oblea” (wow) y “microprocesador-en-oblea” (VACA). La topología del wow integra un SoC complejo muere en la oblea, proporcionando una estructura profunda del condensador del foso (DTC) para el desemparejamiento óptimo. Pilas más generales SoC múltiple de una topología de la VACA mueren.
Las tecnologías de proceso convenientes para la asamblea de SoIC se muestran en la tabla abajo.

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Según TSMC, la ayuda del diseño del 3DFabric de la compañía también incluye 3Dblox. Tal y como se muestra en de la esquina superior derecha de la imagen de la tela 3D arriba, TSMC está previendo una aplicación compleja del diseño del sistema-en-paquete el combinar de la tecnología 3D SoIC y 2.5D.

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Como se mencionó anteriormente, este flujo del diseño es muy complejo y requiere termal avanzado, la sincronización y los flujos del análisis de SI/PI (que pueden también manejar los volúmenes modelo de los datos). Para apoyar el desarrollo de estos diseños a nivel sistema, TSMC ha colaborado con los proveedores de EDA en tres iniciativas principales del flujo del diseño:
El primer de estos incluye el uso de los métodos de grano fino más de grano grueso para el análisis termal mejorado.

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En segundo lugar, los gigantes de TSMC y de EDA también están colaborando en análisis que mide el tiempo estático jerárquico. Deje un solo morir para ser representado por un modelo abstracto para reducir la complejidad del análisis de datos multi-corne.

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Finalmente, TSMC y el gigante de EDA también cooperaron con la muchacha tonta de la división anticipada del diseño. 2 para ayudar a acelerar la división front-end del diseño de sistemas complejos, TSMC también ha ejecutado un programa llamado “3Dblox.”

Según TSMC, la meta del plan de la compañía es analizar el sistema de empaquetado físico entero en componentes modulares y después integrarlos. Como se muestra, las categorías del módulo del programa son: topetones/enlaces, vias, casquillos, interposiciones y dado.
Con este programa, estos módulos serán integrados en tecnología de cualquier envasado de SoIC, de CoWoS o de la información.
De la nota particular es que TSMC está trabajando en permitir a diseños de la tela 3D utilizar una variedad de herramientas de EDA - es decir, usando una herramienta del vendedor de EDA para terminar el diseño físico y (potencialmente) usando un diverso producto del vendedor de EDA para apoyar análisis de sincronización, análisis de la integridad de señal/de la integridad del poder, análisis termal.
3Dblox aparece haber llevado el concepto de “flujos de la referencia” para SoCs el nivel siguiente, con TSMC conduciendo interoperabilidad entre los modelos de datos del vendedor de EDA y los formatos. la capacidad total del flujo 3Dblox's estará disponible en Q3 2022. (El preliminar paso-que es, encaminamiento automática de las señales de la redistribución prendido Información-estará la primera característica que se lanzará.)
Claramente, debido al crecimiento previsto en 2.5D y 3D las configuraciones, TSMC está invirtiendo pesadamente en el desarrollo avanzado de la tecnología de envasado y (especialmente) nuevas instalaciones industriales. La transición del HBM2/2e a la pila de memoria HBM3 traerá considerables ventajas del funcionamiento a los diseños de sistemas usando la tecnología de CoWoS 2,5. Los clientes móviles de la plataforma ampliarán la diversidad de los diseños del multi-microprocesador de la información. La adopción de los diseños complejos 3DFabric que combinan las tecnologías 3D y 2.5D aumentará indudablemente también, leveraging esfuerzos de TSMC “para modularizar” elementos del diseño para acelerar el sistema que divide, y sus esfuerzos para permitir el uso de una amplia gama de herramientas/de flujos de EDA.
Fundamentales de la tecnología de envasado
Según la definición de TSMC, el microprocesador anticipado que apila tecnologías tales como vaca (microprocesador-en-oblea) y el wow (oblea-en-oblea) se refieren colectivamente como “SoIC”, es decir, sistema de microprocesadores integrados. La meta de estas tecnologías es apilar chipes de silicio juntos sin usar los “topetones” considerados en opciones finales de la integración. Aquí, el diseño de SoIC está creando realmente el interfaz de enlace para poder colocar el silicio encima del silicio como si fuera una pieza única del silicio.
Según la introducción oficial de TSMC, la plataforma del servicio de SoIC de la compañía proporciona el inter-microprocesador anticipado innovador 3D que apila la tecnología para la reintegración de los pequeños microprocesadores divididos del sistema-en-microprocesador (SoC). El microprocesador integrado final supera el SoC original en términos de funcionamiento de sistema. También proporciona la flexibilidad para integrar otras funciones de sistema. TSMC observó que la plataforma del servicio de SoIC dirige los requisitos cada vez mayores de la computación, del ancho de banda y del estado latente en usos de la nube, del establecimiento de una red y del borde. Apoya los esquemas de la vaca y del wow, que proporcionan flexibilidad excelente del diseño al mezclar y haciendo juego diversos funciones del microprocesador, tamaños y nodos de la tecnología.
Específicamente, la tecnología de SoIC de TSMC es un método muy potente de apilar dados múltiples en “las unidades de creación 3D” (aka “3D Chiplets”).
Hoy, SoICs es capaz de cerca de 10.000 interconecta por el milímetro cuadrado de espacio entre los microprocesadores verticalmente apilados. Pero la visión es que ésta está desarrollando el trabajo hacia 1 millón interconecta por milímetro cuadrado. Los entusiastas 3D-IC han estado buscando un método de empaquetado de IC que permite tal multa interconecta, más lejos reduciendo factor de forma, quitando limitaciones del ancho de banda, simplificando la gestión termal en pilas del dado, y la integración grande, los sistemas altamente paralelos en ellas.
Según TSMC, una de las ventajas de SoIC es su funcionamiento termal. Sin embargo, la desventaja de estas tecnologías de SoIC es que los diseños apilados se deben diseñar conjuntamente con uno a. Con todo tecnología microbumping tal como trabajos de EMIB de una manera que puede conectar técnico una serie de microprocesadores juntos. Con las tecnologías de SoIC como VACA y WOWO, el diseño se fija desde el principio.
No obstante, TSMC tiene interés para mejorar su microprocesador de SoIC que apila capacidades. Según el planeamiento de TSMC, esto es una tecnología clave para su integración orientada al futuro, que va más allá de la última puesta en práctica de la interposición o microprocesador que apila, porque permite que los chipes de silicio sean apilados sin usar ningunos micro-topetones, pero la capa del metal del silicio se alinea y se enlaza directamente al chip de silicio.
Otra solución relativamente simple en el empaquetado es conectar dos chipes de silicio en un paquete. Típicamente, esto se hace con dos obleas de silicio de lado a lado, con las conexiones múltiples. La mayoría del familiar la mayoría es el método de la interposición, que coloca un pedazo grande de silicio debajo de todos los dados interconectados, y es un método de encaminamiento más rápido que simplemente poniendo los rastros a través del paquete del PWB.
Semejantemente, otro acercamiento es integrar una interposición en el PWB apenas para conectar un específico muere a otro (esto es lo que llama Intel su puente de la interconexión del Multi-dado o EMIB integrado).
El tercero es amontonamiento de vertical directo del dado-a-dado, sin embargo, debido al uso de microbumps entre las dos obleas de silicio, éste es diferente de la puesta en práctica de SoIC mencionada sobre - el SoIC utiliza el enlace. Virtualmente todas las puestas en práctica en los productos de TSMC en el segundo semestre del año se basan en microbumps, mientras que ésta permite una mejor mezcla y el hacer juego de escenarios entre diversos microprocesadores después de cada microprocesador se fabrica, pero no consiguen la densidad que las ofertas de SoIC o ventaja del poder.
Por eso ha llamado la encapsulación avanzada del “poste-segmento”. Éste es cómo GPUs con las capacidades de HBM se ejecuta.
Mucho HBM permitió GPUs tiene un GPU muere, varios dados de HBM, colocados todo encima de una interposición. GPUs y HBMs son hechos por diversas compañías (e incluso diverso HBMs puede ser utilizado), y las interposiciones del silicio se pueden hacer a otra parte. Esta interposición del silicio puede ser pasiva (no contiene ninguna lógica, apenas encaminamiento del dado-a-dado) o activa, y se puede diseñar para mejores interconexiones de la red entre los microprocesadores si está deseada, aunque ésta signifique que la interposición consume poder.
TSMC GPU-como estrategia de la interposición se ha llamado CoWoS (microprocesador-en-oblea-en-substrato) en el pasado. Como parte de 3DFabric, CoWoS ahora tiene tres variantes, divididas por la puesta en práctica:

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El estándar que todo el mundo es familiar con se llama CoWoS-S, en donde S representa la interposición del silicio. La limitación de CoWoS-S es el tamaño de la interposición, la terminación se basa generalmente en una fabricación 65nm de proceso o similar. Puesto que las interposiciones son obleas de silicio monolíticas, deben ser fabricadas semejantemente, y como nos trasladamos a la era del chiplet, los clientes son el exigir más grande e interposiciones más grandes, que significa TSMC deben poder fabricarlas (y entregar altas producciones).
Los microprocesadores tradicionales son limitados por el tamaño del retículo, una limitación fundamental dentro de la máquina, el tamaño de una capa que se puede “imprimir” en un solo caso. Para permitir productos retículo-clasificados, TSMC ha estado desarrollando tecnología multi-retículo-clasificada de la interposición para hacer estos productos más grandes. De acuerdo con el propio mapa itinerario de TSMC, esperamos que las puestas en práctica de CoWoS en 2023 sean alrededor cuatro veces más grandes que el retículo, permitiendo más que 3000mm2 del silicio activo de la lógica por producto.
El paquete de información permite que el microprocesador “avive hacia fuera” para añadir conexiones adicionales más allá del plan de piso estándar del SoC. Esto significa que mientras que el área de la lógica del microprocesador puede ser pequeña, el microprocesador es más grande que el circuito de lógica acomodar todas las conexiones necesarias del perno-hacia fuera. TSMC ha ofrecido la información durante muchos años, pero con el apoyo de 3DFabric, ahora ofrecerá diversos tipos de relacionado con la información a la conectividad del en-paquete.
La tecnología de envasado de TMSC se puede también combinar en el mismo producto. Ejecutando ambo front-end (SoIC) y el back-end (información) que empaqueta, las categorías de nuevo producto pueden ser fabricadas. La compañía hizo una maqueta como esto:

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A primera vista, TSMC ofrecerá a los clientes que empaquetan opciones en los próximos años. Su competidor principal en esta área parece ser Intel, que ha podido ejecutar su EMIB y tecnologías de Foveros en algunos productos actuales y algunos productos próximos. TSMC se beneficiará del trabajo con más proyectos y clientes.

 

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